CN102737001B - 一种调整fpga总线延时的方法及装置 - Google Patents
一种调整fpga总线延时的方法及装置 Download PDFInfo
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Abstract
本发明公开了一种调整FPGA总线延时的方法，包括，主FPGA通过总线发送信号给从FPGA；从FPGA检测到任何一条信号线上的信号时，记录从FPGA检测到的该组总线所有信号线上的信号；判断是否存在没有检测到状态反转的信号线；如果存在没有检测到状态反转的信号线，在主FPGA和从FPGA中选择一个总线所有管脚延时都未达到系统设定最大值的FPGA，将所选择的FPGA中所有接收到的信号正确的信号线对应的管脚延时一个延时单位，否则记录主FPGA和从FPGA所有管脚的延时单位数据。本发明还公开了一种与所述方法相适应的FPGA总线延时调整装置，本发明的技术方案实现了自动调整总线各管脚延时单元数据，提高了FPGA总线延时调整效率。
Description
技术领域
本发明涉及到现场可编程门阵列(简称，FPGA)原型验证系统搭建技术，特别涉及到一种调整FPGA总线延时的方法及装置。
背景技术
FPGA原型验证是一种在FPGA上搭建片上系统(简称，SoC)和专用集成电路(简称，ASIC)设计原型的方法学，可以方便的进行硬件验证和早期软件开发。此方法学也称为ASIC原型验证或SoC原型验证。
系统原型验证是SoC成功新的关键因素。随着SoC设计越来越复杂，设计者们发现由于仿真速度和建模的限制，仅仅依靠软件仿真很难验证硬件设计的正确性。在FPGA原型上运行SoC设计是验证硬件设计正确性的可靠方法，而原型验证平台的运行频率直接影响验证效率以及验证范围。
FPGA原型验证平台的运行频率取决于两个方面，一个是FPGA内部的逻辑复杂度，另外一个是验证平台中FPGA之间硬件互连速度，在实际的FPGA原型验证平台中需要保证FPGA之间的硬件互连速度必须大于系统运行速度，而FPGA之间的总线同步问题直接制约系统的运行速度。
针对FPGA之间大量并行总线的同步问题，现在的FPGA通常都带有管脚输入输出(简称，IO)延时单元(简称，IO DELAY)，通过IO DELAY单元分别调整各个管脚的输入输出延时，来实现并行总线传输同步，通常IO DELAY单元调整管脚延时的方式是延时单位步进调整的方式。
现有技术调整FPGA总线延时处理流程如图1所示：
步骤一：将主FPGA和从FPGA按照设计的运行频率运行起来并使用总线进行相互通讯。
步骤二：使用示波器或者逻辑分析仪来捕获总线的输出信号波形；如果发现总线通讯出现错误，执行步骤三，否则执行步骤五；
步骤三，判断是否有管脚设定的延时已达到系统设定的最大值，如果是，执行步骤五，否则，执行执行步骤四。
步骤四：根据示波器或者逻辑分析仪获取的信息将总线中延时较小的管脚使用IO delay模块将其做一定的延时，执行步骤一；
步骤五：记录所有管脚的IO delay中使用的延时单元数据，完成管脚延时处理。
现有技术的上述方法的问题在于：
FPGA的总线管脚通常多达几百根，手动通过示波器或者逻辑分析仪去调试每一个管脚的输入输出延时需要耗费大量的时间，效率较低，不利于提高研发速度。
发明内容
有鉴于此，本发明提出了一种检测FPGA总线的方法及装置，以解决现有技术存在的上述问题。
本发明的技术方案是：
一种调整FPGA总线延时的方法，包括：
步骤1、将主FPGA和从FPGA之间的互连总线分为至少一组；依次对每组总线执行如下操作；
步骤2、主FPGA将该组总线的所有信号线的状态反转；
步骤3、从FPGA检测到任何一条该组总线的信号线上的信号发生反转时，记录从FPGA检测到的该组总线所有信号线上的信号；
步骤4、判断是否存在没有检测到状态反转的信号线；
步骤5、如果存在没有检测到状态反转的信号线，在主FPGA和从FPGA中选择一个FPGA，将所选择的FPGA的该组总线中检测到状态反转的信号线的管脚延时一个延时单位；返回执行步骤2；
其中，所选择的FPGA应满足，被选择的FPGA的该组总线的所有管脚延时都未达到系统设定最大值；
步骤6、如果主FPGA和从FPGA都有延时已达到系统设定最大值的管脚或检测到所有信号线的信号都正确，记录主FPGA和从FPGA所有管脚的延时单位数据；结束该组总线延时调整。
所述将主FPGA和从FPGA之间连接的总线分为至少一组进一步包括：
根据总线接口类型将同一接口类型的总线分在一组。
所述步骤4包括：
从FPGA将检测到的各信号线信号发送给主FPGA；
主FPGA判断从FPGA检测到的各信号线信号是否发生了状态反转。
所述步骤4包括：
从FPGA判断是否有信号线检测到的信号没有发生状态反转。
所述方法进一步包括：
在完成所有组总线延时调整后；所述主FPGA分别在不同的运行频率下通过互连总线发送数据给从FPGA，将从FPGA能够正确接收数据的最高运行频率设置为FPGA互连总线的最高运行频率。
所述主FPGA分别在不同的运行频率下通过互连总线发送数据给从FPGA，将从FPGA能够正确接收数据的最高运行频率设置为FPGA互连总线的最高运行频率进一步包括：
步骤701、主FPGA将互连总线的当前运行频率设置为系统所能提供的最高运行频率；
步骤702、主FPGA通过互连总线发送数据给从FPGA；在从FPGA接收到数据后，检测接收到的数据是否正确；
步骤703、如果接收到的数据不正确，主FPGA将当前运行频率降低一个频率步进单位作为新的当前运行频率，返回步骤702；如果接收到的数据正确，设置当前运行频率为FPGA互连总线的最高运行频率；
其中，所述频率步进单位为预先设置的两个相邻运行频率的频率差。
所述主FPGA分别在不同的运行频率下通过互连总线发送数据给从FPGA，将从FPGA能够正确接收数据的最高运行频率设置为FPGA互连总线的最高运行频率进一步包括：
步骤701、主FPGA将互连总线的当前运行频率设置为系统所能提供的最低运行频率；
步骤702、主FPGA通过互连总线发送数据给从FPGA；在从FPGA接收到数据后，检测接收数据是否正确；
步骤703、如果接收到的数据正确，主FPGA将当前运行频率增加一个频率步进单位作为新的当前运行频率，返回步骤702；如果接收到的数据不正确，设置FPGA互连总线的最高运行频率＝当前运行频率-频率步进单位；
其中，所述频率步进单位为预先设置的两个相邻运行频率的频率差。
所述步骤702进一步包括：
所述主FPGA通过所述互连总线连续发送N次数据到从FPGA；
在从FPGA接收到所有数据后，对从FPGA接收到的数据进行检测，如果有任何一次数据不正确，则判定接收数据不正确。
其中，所述N的取值范围为5～10。
优选的，所述主FPGA通过所述互连总线连续发送N次数据到从FPGA包括：
所述主FPGA发送数据的方法为，
第一次发送数据时，在所述互连总线的2m位发送0；在所述互连总线的2m+1位发送1；
下一次发送数据时，将所述互连总线的所有位反转发送；
其中，所述m＝0，1，2......M/2；所述M为互连总线位数。
本发明还公开了一种调整FPGA总线延时的装置，包括：
主FPGA，从FPGA，互连总线；所述主FPGA通过互连总线与所述从FPGA连接；
所述FPGA包括，
总控制模块，产生总线延时检测信号和数据，发送到总线驱动模块，从所述总线驱动模块接收来自互连总线的信号和数据；控制总线信号延时模块设置各管脚延时单元数据；检测接收到的信号和数据的正确性；
扫描结果记录模块，从所述总线信号延时模块获取并记录FPGA互连总线各管脚的延时单元数据；
总线信号延时模块，在总控制模块控制下设置互连总线管脚的延时单元数据；在总线延时调整完成时将各管脚延时单元数据发送到所述扫描结果记录模块；
总线驱动模块，从所述总控制模块接收信号和数据，驱动所述互连总线发送数据；从所述互连总线接收数据，发送给所述总控制模块。
主FPGA通讯模块，从所述主FPGA的总控制模块接收控制信息发送给所述从FPGA；从所述从FPGA接收确认信息及接收到的信号和数据发送给所述主FPGA的总控制模块。
从FPGA通讯模块，从所述从FPGA的总控制模块接收确认信息及接收到的信号和数据发送给所述主FPGA；从所述主FPGA接收控制信息发送给所述从FPGA的总控制模块。
进一步的，所述总控制模块设置所述FPGA互连总线的当前运行速率。
与现有技术相比，本发明的技术方案通过检测从FPGA接收到的各信号线信号的正确性，在有信号线接收不正确时增加接收正确的信号线的延时的方式，实现了自动调整FPGA互连总线各信号线所需延时单元数据，大大缩短了FPGA互连总线延时调整的时间，提高了调整效率。同时，本发明的优选方案将FPGA互连总线按照接口类型进行分组调整，实现了对不同类型的总线能设置各自不同的最佳延时单元数据的功能，提高了互连总线延时单元数据的有效性。在本发明的另一优选方案中，通过对不同运行频率下互连总线数据传输正确性的检验，实现了自动获取互连总线最高运行频率的功能，从而进一步提高了FPGA原型验证平台的搭建效率。
附图说明
图1是本发明具体实施例1流程图
图2是本发明具体实施例2和具体实施例3总体流程图
图3是本发明具体实施例2步骤9流程图
图4是本发明具体实施例3步骤9流程图
图5是本发明具体实施例4装置结构图
具体实施方式
为进一步说明本发明的技术方案，下面给出具体实施例并结合附图详细说明。
具体实施例1
本实施例为本发明调整FPGA总线延时方法的一种优选实施方式，具体流程如图1所示，包括：
1、将主FPGA和从FPGA之间的互连总线分为至少一组；
本实施例中，根据互连总线的接口类型将互连总线分为3组，总线1、总线2和总线3，相同接口类型的总线分在一组；
2、主FPGA选择一组总线；
3、主FPGA将该组总线的所有信号线的状态反转；
4、从FPGA检测到任何一条该组总线的信号线上的信号发生反转时，记录从FPGA检测到的该组总线所有信号线上的信号；
5、判断是否存在没有检测到状态反转的信号线；
501、从FPGA将接收到的各信号线信号通过从FPGA通讯模块发送给主FPGA；
主FPGA判断从FPGA检测到的各信号线信号是否发生了状态反转，如果存在没有检测到状态反转的信号线执行步骤6；否则执行步骤7；
6、如果存在没有检测到状态反转的信号线，在主FPGA和从FPGA中选择一个该组总线所有管脚延时都未达到系统设定最大值的FPGA，将所选择的FPGA中所有接收到的信号正确的信号线对应的管脚延时一个延时单位；返回执行步骤3；
601、主FPGA判断自己的该组总线管脚中是否有延时已达到系统设定最大值的管脚；如果有执行步骤602，否则执行步骤605；
602，主FPGA将各信号线的判断结果发送给从FPGA；
603、从FPGA判断自己的该组总线管脚中是否有延时已达到系统设定最大值的管脚，如果有执行步骤7，否则执行步骤604；
604、从FPGA将自己的该组总线中检测到状态反转的信号线的管脚延时一个延时单位，返回步骤3；
605、主FPGA将自己的该组总线中检测到状态反转的信号线的管脚延时一个延时单位，返回步骤3；
7、主FPGA和从FPGA分别记录各自该组总线所有管脚的延时单位数据；
8、如果还有总线未进行延时调整，主FPGA选择下一组未进行延时检测的总线，执行步骤3；否则结束FPGA总线延时调整。
具体实施例2
本实施例为本发明的调整FPGA总线延时方法的又一种优选实施方式，总体流程如图2所示，包括：
步骤1～4与具体实施例1相同；
5、从FPGA判断是否有信号线检测到的信号没有发生反转，如果有信号线检测到的信号没有发生反转执行步骤6，否则执行步骤7；
6、如果有信号线检测到的信号没有发生反转，在主FPGA和从FPGA中选择一个该组总线所有管脚延时都未达到系统设定最大值的FPGA，将所选择的FPGA中所有接收到的信号正确的信号线对应的管脚延时一个延时单位；返回执行步骤3；
611、从FPGA判断自己的该组总线管脚中是否有延时已达到系统设定最大值的管脚；如果有执行步骤612，否则执行步骤615；
612，从FPGA将各信号线的判断结果发送给主FPGA；
613、主FPGA判断自己的该组总线管脚中是否有延时已达到系统设定最大值的管脚，如果有执行步骤7，否则执行步骤614；
614、主FPGA将自己的该组总线中检测到状态反转的信号线的管脚延时一个延时单位，返回步骤3；
615、从FPGA将自己的该组总线中检测到状态反转的信号线的管脚延时一个延时单位，返回步骤3；
步骤7与具体实施例1相同；
8、如果还有总线未进行延时调整，主FPGA选择下一组未进行延时调整的总线，执行步骤3；否则执行步骤9；
9、主FPGA分别在不同的运行频率下通过互连总线发送数据给从FPGA，将从FPGA能够正确接收数据的最高运行频率设置为FPGA互连总线的最高运行频率；本步骤流程如图3所示；
911、主FPGA将互连总线的当前运行频率设置为系统所能提供的最高运行频率；
912、主FPGA通过互连总线发送数据给从FPGA；在从FPGA接收到数据后，检测接收到的数据是否正确；如果接收到的数据正确执行步骤914；否则，执行步骤913；
其中，所述主FPGA通过所述互连总线连续发送N次数据到从FPGA；N的取值范围为5～10；本实施例中，N＝10；
所述主FPGA发送数据的方法为，
第一次发送数据时，在所述互连总线的2m位发送0；在所述互连总线的2m+1位发送1；
下一次发送数据时，将所述互连总线的所有位反转发送；
其中，所述m＝0，1，2......M/2；所述M为互连总线位数；
所述检测接收到的数据是否正确的方法为，从FPGA接收到所有数据后，对接收到的数据进行检测，如果有任何一次数据不正确，则判定接收数据不正确；
913、主FPGA将当前运行频率降低一个频率步进单位作为新的当前运行频率，返回步骤912；
914、设置当前运行频率为FPGA互连总线的最高运行频率。
其中，所述频率步进单位为预先设置的两个相邻运行频率的频率差。
具体实施例3
本实施例为本发明的调整FPGA总线延时方法的又一种优选实施方式，总体流程如图2所示，包括：
步骤1～5与具体实施例1相同；
6、如果有信号线检测到的信号没有发生反转，在主FPGA和从FPGA中选择一个该组总线所有管脚延时都未达到系统设定最大值的FPGA，将所选择的FPGA中所有接收到的信号正确的信号线对应的管脚延时一个延时单位；返回执行步骤3；
621、主FPGA判断自己的该组总线管脚中是否有延时已达到系统设定最大值的管脚；如果有执行步骤622，否则执行步骤627；
622，主FPGA通过所选择的总线发送信号给从FPGA；所述发送信号为将所述总线的所有信号线的状态反转；
623、从FPGA检测到任何一条该组总线的信号线上的信号时，记录从FPGA检测到的该组总线所有信号线上的信号；
624、从FPGA判断是否有信号线检测到的信号没有发生反转，如果有信号线检测到的信号没有发生反转执行步骤625，否则执行步骤7；
625、从FPGA判断自己的该组总线管脚中是否有延时已达到系统设定最大值的管脚，如果有执行步骤7，否则执行步骤626；
626、从FPGA将自己的该组总线中检测到状态反转的信号线的管脚延时一个延时单位，返回步骤622；
627、主FPGA将自己的该组总线中检测到状态反转的信号线的管脚延时一个延时单位，返回步骤3；
步骤7～8与具体实施例2相同；
9、主FPGA分别在不同的运行频率下通过互连总线发送数据给从FPGA，将从FPGA能够正确接收数据的最高运行频率设置为FPGA互连总线的最高运行频率；本步骤流程如图4所示；
921、主FPGA将互连总线的当前运行频率设置为系统所能提供的最低运行频率；
922、主FPGA通过互连总线发送数据给从FPGA；在从FPGA接收到数据后，检测接收到的数据是否正确；如果接收到的数据正确执行步骤923；否则，执行步骤924；
其中，所述主FPGA通过所述互连总线连续发送N次数据到从FPGA；N的取值范围为5～10；本实施例中，N＝5；
所述主FPGA发送数据的方法为，
第一次发送数据时，在所述互连总线的2m位发送0；在所述互连总线的2m+1位发送1；
下一次发送数据时，将所述互连总线的所有位反转发送；
其中，所述m＝0，1，2......M/2；所述M为互连总线位数；
所述检测接收到的数据是否正确的方法为，从FPGA接收到所有数据后，对接收到的数据进行检测，如果有任何一次数据不正确，则判定接收数据不正确；
923、主FPGA将当前运行频率增加一个频率步进单位作为新的当前运行频率，返回步骤922；
924、设置FPGA互连总线的最高运行频率＝当前运行频率-频率步进单位。
其中，所述频率步进单位为预先设置的两个相邻运行频率的频率差。
具体实施例4
本实施例为本发明调整FPGA总线延时装置的一种优选实施方式，具体结构如图5所示，包括：
主FPGA，从FPGA，互连总线；所述主FPGA通过互连总线与所述从FPGA连接；
所述FPGA包括，
总控制模块，产生总线延时检测信号和数据，发送到总线驱动模块，从所述总线驱动模块接收来自互连总线的信号和数据；控制总线信号延时模块设置各管脚延时单元数据；检测接收到的信号和数据的正确性；
扫描结果记录模块，从所述总线信号延时模块获取并记录FPGA互连总线各管脚的延时单元数据；
总线信号延时模块，在总控制模块控制下设置互连总线管脚的延时单元数据；在总线延时调整完成时将各管脚延时单元数据发送到所述扫描结果记录模块；
总线驱动模块，从所述总控制模块接收信号和数据，驱动所述互连总线发送数据；从所述互连总线接收数据，发送给所述总控制模块；
主FPGA通讯模块，从所述主FPGA的总控制模块接收控制信息发送给所述从FPGA；从所述从FPGA接收确认信息及接收到的信号和数据发送给所述主FPGA的总控制模块；
从FPGA通讯模块，从所述从FPGA的总控制模块接收确认信息及接收到的信号和数据发送给所述主FPGA；从所述主FPGA接收控制信息发送给所述从FPGA的总控制模块；
所述总控制模块设置所述FPGA互连总线的当前运行速率。
本领域的一般技术人员显然应该清楚并且理解，本发明方法所举的以上实施例仅用于说明本发明方法，而并不用于限制本发明方法。在不背离本发明方法的精神及其实质的情况下，本领域技术人员当可根据本发明方法做出各种相应的改变或变形，但这些相应的改变或变形均属于本发明方法的权利要求保护范围。
Claims (11)
1.一种调整FPGA总线延时的方法，其特征在于，包括：
步骤1、将主FPGA和从FPGA之间的互连总线分为至少一组；依次对每组总线执行如下操作；
步骤2、主FPGA将该组总线的所有信号线的状态反转；
步骤3、从FPGA检测到任何一条该组总线的信号线上的信号发生反转时，记录从FPGA检测到的该组总线所有信号线上的信号；
步骤4、判断是否存在没有检测到状态反转的信号线；
步骤5、如果存在没有检测到状态反转的信号线，在主FPGA和从FPGA中选择一个FPGA，将所选择的FPGA的该组总线中检测到状态反转的信号线的管脚延时一个延时单位；返回执行步骤2；
其中，所选择的FPGA应满足,被选择的FPGA的该组总线的所有管脚延时都未达到系统设定最大值；
步骤6、如果主FPGA和从FPGA都有延时已达到系统设定最大值的管脚或检测到所有信号线的信号都正确，记录主FPGA和从FPGA所有管脚的延时单位数据；结束该组总线延时调整。
2.根据权利要求1所述的一种调整FPGA总线延时的方法，其特征在于，所述将主FPGA和从FPGA之间连接的互连总线分为至少一组包括：
根据总线接口类型将同一接口类型的总线分在一组。
3.根据权利要求1所述的一种调整FPGA总线延时的方法，其特征在于，所述步骤4包括：
从FPGA将检测到的各信号线信号发送给主FPGA；
主FPGA判断从FPGA检测到的各信号线信号是否发生了状态反转。
4.根据权利要求1所述的一种调整FPGA总线延时的方法，其特征在于，所述步骤4包括：
从FPGA判断是否有信号线检测到的信号没有发生状态反转。
5.根据权利要求1所述的一种调整FPGA总线延时的方法，其特征在于，还包括：
在完成所有组总线延时调整后；所述主FPGA分别在不同的运行频率下通过互连总线发送数据给从FPGA，将从FPGA能够正确接收数据的最高运行频率设置为FPGA互连总线的最高运行频率。
6.根据权利要求5所述的一种调整FPGA总线延时的方法，其特征在于，所述主FPGA分别在不同的运行频率下通过互连总线发送数据给从FPGA，将从FPGA能够正确接收数据的最高运行频率设置为FPGA互连总线的最高运行频率包括：
步骤701、主FPGA将互连总线的当前运行频率设置为系统所能提供的最高运行频率；
步骤702、主FPGA通过互连总线发送数据给从FPGA；在从FPGA接收到数据后，检测接收到的数据是否正确；
步骤703、如果接收到的数据不正确，主FPGA将当前运行频率降低一个频率步进单位作为新的当前运行频率，返回步骤702；如果接收到的数据正确，设置当前运行频率为FPGA互连总线的最高运行频率；
其中，所述频率步进单位为预先设置的两个相邻运行频率的频率差。
7.根据权利要求5所述的一种调整FPGA总线延时的方法，其特征在于，所述主FPGA分别在不同的运行频率下通过互连总线发送数据给从FPGA，将从FPGA能够正确接收数据的最高运行频率设置为FPGA互连总线的最高运行频率包括：
步骤701、主FPGA将互连总线的当前运行频率设置为系统所能提供的最低运行频率；
步骤702、主FPGA通过互连总线发送数据给从FPGA；在从FPGA接收到数据后，检测接收数据是否正确；
步骤703、如果接收到的数据正确，主FPGA将当前运行频率增加一个频率步进单位作为新的当前运行频率，返回步骤702；如果接收到的数据不正确，设置FPGA互连总线的最高运行频率＝当前运行频率-频率步进单位；
其中，所述频率步进单位为预先设置的两个相邻运行频率的频率差。
8.根据权利要求6或7所述的一种调整FPGA总线延时的方法，其特征在于，所述步骤702包括：
所述主FPGA通过所述互连总线连续发送N次数据到从FPGA；
在从FPGA接收到所有数据后，对从FPGA接收到的数据进行检测， 如果有任何一次数据不正确，则判定接收数据不正确；
其中，所述N的取值范围为5～10。
9.根据权利要求8所述的一种调整FPGA总线延时的方法，其特征在于，所述主FPGA通过所述互连总线连续发送N次数据到从FPGA包括：
所述主FPGA第一次发送数据时，在所述互连总线的2m位发送0；在所述互连总线的2m+1位发送1；
下一次发送数据时，将所述互连总线的所有位反转发送；
其中，所述m＝0,1,2……M/2；所述M为互连总线位数。
10.一种调整FPGA总线延时的装置，其特征在于，包括：
主FPGA,从FPGA,互连总线；所述主FPGA通过互连总线与所述从FPGA连接；
所述主从FPGA均包括，总控制模块、扫描结果记录模块、总线信号延时模块、总线驱动模块和FPGA驱动模块；其中，
总控制模块，产生总线延时检测信号和数据，发送到总线驱动模块，从所述总线驱动模块接收来自互连总线的信号和数据；控制总线信号延时模块设置各管脚延时单元数据；检测接收到的信号和数据的正确性；
扫描结果记录模块，从所述总线信号延时模块获取并记录FPGA互连总线各管脚的延时单元数据；
总线信号延时模块，在总控制模块控制下设置互连总线管脚的延时单元数据；在总线延时调整完成时将各管脚延时单元数据发送到所述扫描结果记录模块；
总线驱动模块，从所述总控制模块接收信号和数据，驱动所述互连总线发送数据；从所述互连总线接收数据，发送给所述总控制模块；
主FPGA通讯模块，从所述主FPGA的总控制模块接收控制信息发送给所述从FPGA；从所述从FPGA接收确认信息及接收到的信号和数据发送给所述主FPGA的总控制模块；
从FPGA通讯模块，从所述从FPGA的总控制模块接收确认信息及接收到的信号和数据发送给所述主FPGA；从所述主FPGA接收控制信息发送给所述从FPGA的总控制模块。
11.根据权利要求10所述的一种调整FPGA总线延时的装置，其特征在于，所述主FPGA的总控制模块设置所述主FPGA互连总线的当前运行速率，从FPGA的总控制模块设置所述从FPGA互连总线的当前运行速率。
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