CN102725760A - 改良带宽与静电放电免疫能力的t线圈网络设计 - Google Patents

改良带宽与静电放电免疫能力的t线圈网络设计 Download PDF

Info

Publication number
CN102725760A
CN102725760A CN2010800507139A CN201080050713A CN102725760A CN 102725760 A CN102725760 A CN 102725760A CN 2010800507139 A CN2010800507139 A CN 2010800507139A CN 201080050713 A CN201080050713 A CN 201080050713A CN 102725760 A CN102725760 A CN 102725760A
Authority
CN
China
Prior art keywords
electric capacity
coil network
bridge joint
inductor
joint electric
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Granted
Application number
CN2010800507139A
Other languages
English (en)
Other versions
CN102725760B (zh
Inventor
梵希利·奇里弗
詹姆士·卡普
托安·D·崔恩
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Xilinx Inc
Original Assignee
Xilinx Inc
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Xilinx Inc filed Critical Xilinx Inc
Publication of CN102725760A publication Critical patent/CN102725760A/zh
Application granted granted Critical
Publication of CN102725760B publication Critical patent/CN102725760B/zh
Active legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Images

Classifications

    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03K—PULSE TECHNIQUE
    • H03K19/00—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits
    • H03K19/003—Modifications for increasing the reliability for protection
    • H03K19/00346—Modifications for eliminating interference or parasitic voltages or currents
    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F30/00—Computer-aided design [CAD]
    • G06F30/30—Circuit design
    • G06F30/36—Circuit design at the analogue level
    • G06F30/367—Design verification, e.g. using simulation, simulation program with integrated circuit emphasis [SPICE], direct methods or relaxation methods
    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F30/00—Computer-aided design [CAD]
    • G06F30/30—Circuit design
    • G06F30/39—Circuit design at the physical level
    • G06F30/392—Floor-planning or layout, e.g. partitioning or placement
    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F30/00—Computer-aided design [CAD]
    • G06F30/30—Circuit design
    • G06F30/39—Circuit design at the physical level
    • G06F30/394—Routing
    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F2119/00—Details relating to the type or aim of the analysis or the optimisation
    • G06F2119/10—Noise analysis or noise optimisation
    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F30/00—Computer-aided design [CAD]
    • G06F30/30—Circuit design
    • G06F30/39—Circuit design at the physical level
    • G06F30/398—Design verification or optimisation, e.g. using design rule check [DRC], layout versus schematics [LVS] or finite element methods [FEM]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01F—MAGNETS; INDUCTANCES; TRANSFORMERS; SELECTION OF MATERIALS FOR THEIR MAGNETIC PROPERTIES
    • H01F21/00—Variable inductances or transformers of the signal type
    • H01F21/02—Variable inductances or transformers of the signal type continuously variable, e.g. variometers
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01F—MAGNETS; INDUCTANCES; TRANSFORMERS; SELECTION OF MATERIALS FOR THEIR MAGNETIC PROPERTIES
    • H01F27/00—Details of transformers or inductances, in general
    • H01F27/28—Coils; Windings; Conductive connections
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01F—MAGNETS; INDUCTANCES; TRANSFORMERS; SELECTION OF MATERIALS FOR THEIR MAGNETIC PROPERTIES
    • H01F29/00—Variable transformers or inductances not covered by group H01F21/00
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L25/00—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof
    • H01L25/03—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes
    • H01L25/04—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes the devices not having separate containers
    • H01L25/07—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes the devices not having separate containers the devices being of a type provided for in group H01L29/00
    • H01L25/071—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes the devices not having separate containers the devices being of a type provided for in group H01L29/00 the devices being arranged next and on each other, i.e. mixed assemblies
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L25/00—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof
    • H01L25/16—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof the devices being of types provided for in two or more different main groups of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. forming hybrid circuits
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/0001—Technical content checked by a classifier
    • H01L2924/0002—Not covered by any one of groups H01L24/00, H01L24/00 and H01L2224/00
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03K—PULSE TECHNIQUE
    • H03K19/00—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits
    • H03K19/0175—Coupling arrangements; Interface arrangements
    • H03K19/017509—Interface arrangements
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03K—PULSE TECHNIQUE
    • H03K19/00—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits
    • H03K19/0175—Coupling arrangements; Interface arrangements
    • H03K19/017545—Coupling arrangements; Impedance matching circuits

Landscapes

  • Engineering & Computer Science (AREA)
  • Computer Hardware Design (AREA)
  • Physics & Mathematics (AREA)
  • Theoretical Computer Science (AREA)
  • General Engineering & Computer Science (AREA)
  • Geometry (AREA)
  • Evolutionary Computation (AREA)
  • General Physics & Mathematics (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Computing Systems (AREA)
  • Mathematical Physics (AREA)
  • Computer Networks & Wireless Communication (AREA)
  • Architecture (AREA)
  • Semiconductor Integrated Circuits (AREA)
  • Design And Manufacture Of Integrated Circuits (AREA)

Abstract

一种用以产生其中含有T线圈网络的电路设计的方法的实施例，该方法可包含决定电感器的电感及该T-线圈网络的寄生桥接电容（305-340）。该寄生桥接电容可相较于一负载电容测度，此测度是根据耦接于该T-线圈网络输出的负载的寄生电容而定（345、355）。按照该比较结果，可选择性地调整该电路设计中耦接于该T-线圈网络输出的静电放电(ESD)保护的量值及/或该T-线圈网络的电感器的参数（350、360）。可输出该电路设计，其中标明所述电感器的电感、ESD保护的量值及/或所述电感器的绕线的宽度（365）。

Description

改良带宽与静电放电免疫能力的T线圈网络设计
技术领域
本专利文件中所揭示的一或更多具体实施例是关于集成电路装置(IC)。尤其，一或更多具体实施例是关于设计含有一T-线圈网络以供运用于IC的高频输入或输出的电路。
背景技术
提供予集成电路装置(IC)的输入或输出(后文中又称为“输入/输出”)信号的频率随着时间演进而稳定增高。当输入/输出信号的频率达到射频(RF)范围并且趋向于千兆赫(Gigahertz)范围时，经常会在输入/输出节点处产生多阻抗。IC输入/输出节点的多阻抗可能造成该输入/输出信号的来源与IC的输入/输出信号节点间的阻抗匹配问题。阻抗不匹配即使不是劣化IC的效能，一般也可能会劣化该输入/输出节点的效能。
多阻抗是一与耦接于该IC输入/输出节点的组件相关联的诸多小电容及电感的函数。这些小电容及电感可包含闸极电容、与连接线路相关联的电感及电容、封装焊线电感、与输入/输出焊垫相关联的电容、与静电放电结构相关联的电容等等。
输入/输出信号的来源与IC的输入/输出信号节点间的阻抗不匹配会导致对于该输入/输出节点的无效率信号功率递送，原因在于该输入/输出信号中会有一定百分比的功率从该输入/输出节点反射至该输入/输出信号的来源。此外，阻抗不匹配也造成输入/输出节点的带宽降低，理由是小电感及电容在较高频率处会变得更为显著。
为避免信号功率损失，RF系统致力于在各个RF输入/输出及RF输出处产生纯电阻性的阻抗。为在IC输入/输出节点处去除多阻抗，可在该IC的输入/输出节点处实作匹配网络俾寻求抵消多阻抗。若无匹配网络，则许多IC输入/输出的频带将受限于远低于所欲输入/输出信号的频率范围的最大操作频率。
发明内容
本专利文件中所揭示的一或更多具体实施例是关于集成电路装置(IC)，并且尤其是有关设计含有一T-线圈网络以供运用于IC的高频输入或输出的电路。一具体实施例可包含一种利用含有处理器及存储器的系统以产生其中含有T线圈网络的电路设计的方法。该方法可包含决定电感器的电感以及该T-线圈网络的寄生桥接电容，并且亦将该寄生桥接电容比较于一负载电容测度，此测度是根据耦接于该T-线圈网络输出的负载的寄生电容而定。按照该比较结果，选择性地调整该电路设计中耦接于该T-线圈网络输出的静电放电(ESD)保护的量值及/或该T-线圈网络的电感器的参数。可输出该电路设计，其中标明所述电感器的电感、ESD保护的量值及/或所述电感器的绕线的宽度。
此方法中，选择性地调整可包含调整在该T-线圈网络的一个输入节点处该寄生桥接电容对未包含一个实体电容器在内的负载电容测度的比例。决定该寄生桥接电容可包含根据该T-线圈网络内的一终端电阻器的一个寄生电容，标注为CTM、一耦接于该T-线圈网络的一输入处的一个输入/输出焊垫的一个寄生电容，标注为CPD、以及所述电感器的一个绕线间电容，标注为CBI，以决定该寄生桥接电容。
此方法可进一步包含根据CB=[(CTM*CPD)/(CTM+CPD)]+CBI以计算该寄生桥接电容，其中该寄生桥接电容标注为CB。选择性地调整可包含当该桥接电容小于该负载电容测度时，增加所述电感器的绕线的宽度。选择性地调整可包含当该桥接电容超过该负载电容测度时，增加静电放电保护的量值。决定电感器的电感以及该T-线圈网络的寄生桥接电容可包含：决定该T-线圈网络内的一终端电阻器的寄生电容，标注为CTM、一耦接于该T-线圈网络的一输入处的一个输入/输出焊垫的一寄生电容，标注为CPD、以及该负载的寄生电容，的初始值；估计所述电感器的初始值；根据所述电感器的初始值决定所述电感器的绕线间电容的一个初始值，标注为CBI；以及决定寄生桥接电容的一个初始值，标注为CB，其中该寄生桥接电容是根据CTM、CPD和CBI各者而定。
此方法可进一步包含利用该寄生桥接电容的初始值以计算所述电感器的更新值；利用所述电感器的更新值，决定所述电感器的绕线间电容的一个更新值；以及根据绕线间电容的更新值以计算寄生桥接电容的一个更新值。此外，此方法可进一步包含选择该负载电容测度为该负载的寄生电容的十二分之一。
另一具体实施例可包含一种用以产生其中含有T-线圈网络的电路设计的系统。该系统可含有一存储器其储存程序代码以及一耦接于该存储器的处理器，在执行该程序代码时，此处理器是经组态设定以执行多个动作。所述动作可包含：决定电感器的电感以及该T-线圈网络的寄生桥接电容，并且亦将该寄生桥接电容比较于一负载电容测度，此测度是根据耦接于该T-线圈网络输出的负载的寄生电容而定。该处理器可经进一步组态设定以，按照该寄生桥接电容与该负载电容测度的比较结果，选择性地调整该电路设计中耦接于该T-线圈网络输出的静电放电(ESD)保护的量值或该T-线圈网络的电感器的参数。该处理器可输出该电路设计。该电路设计标明所述电感器的电感、ESD保护的量值及/或所述电感器的绕线的宽度。
此系统中，选择性地调整可包含调整在该T-线圈网络的一个输入节点处该寄生桥接电容对未包含一个实体电容器在内的负载电容测度的比例。决定该寄生桥接电容包含根据该T-线圈网络内的一终端电阻器的一个寄生电容，标注为CTM、一耦接于该T-线圈网络的一输入处的一个输入/输出焊垫的一个寄生电容，标注为CPD、以及所述电感器的一个绕线间电容，标注为CBI，以决定该寄生桥接电容。此系统可进一步包含根据CB=[(CTM*CPD)/(CTM+CPD)]+CBI以计算该寄生桥接电容，其中该寄生桥接电容标注为CB。
选择性地调整可包含当该桥接电容小于该负载电容测度时，增加所述电感器的绕线的宽度。选择性地调整可包含当该桥接电容超过该负载电容测度时，增加静电放电保护的量值。
另一具体实施例可包含一种装置，其中含有可由一包含处理器及存储器的系统运用的数据储存媒体。该数据储存媒体可储存程序代码，而在该系统执行时，可令该系统进行多项可执行操作。所述可执行操作可包含：决定电感器的电感以及该T-线圈网络的寄生桥接电容，并且亦可包含将该寄生桥接电容比较于一负载电容测度，此测度是根据耦接于该T-线圈网络输出的负载的寄生电容而定。所述可执行操作可进一步包含，按照该寄生桥接电容与该负载电容测度的比较结果，选择性地调整该电路设计中耦接于该T-线圈网络输出的静电放电(ESD)保护的量值或该T-线圈网络的电感器的参数。此外，所述可执行操作可进一步包含输出该电路设计。该电路设计标明所述电感器的电感、ESD保护的量值及/或所述电感器的绕线的宽度。
此装置中，选择性地调整可包含调整在该T-线圈网络的一个输入节点处该寄生桥接电容对未包含一个实体电容器在内的负载电容测度的比例。决定该寄生桥接电容包含根据该T-线圈网络内的一终端电阻器的一个寄生电容，标注为CTM、一耦接于该T-线圈网络的一输入处的一个输入/输出焊垫的一个寄生电容，标注为CPD、以及所述电感器的一个绕线间电容，标注为CBI，以决定该寄生桥接电容。此系统可根据CB=[(CTM*CPD)/(CTM+CPD)]+CBI以进行包含计算该寄生桥接电容的可执行运算，其中该寄生桥接电容标注为CB。选择性地调整可包含：当该桥接电容小于该负载电容测度时，增加所述电感器的绕线的宽度，以及当该桥接电容超过该负载电容测度时，增加静电放电保护的量值。
附图说明
图1为方块图，其中，根据一具体实施例，说明用以设计一集成电路装置(IC)里所实作的T-线圈网络的系统。
图2为电路图，其中，根据另一具体实施例，说明含有一T-线圈网络的示范性电路。
图3为流程图，其中，根据另一具体实施例，说明设计用于IC的T-线圈网络的方法。
具体实施方式
本专利说明书虽以定义被视为具有新颖性之一或更多具体实施例特性的申请专利范围为总结，然咸信将能自本详细说明且并同随附图式而得以更佳地了解具体实施例。如所要求的，具体实施例已揭示于此；然应了解所揭示的具体实施例仅为本发明配置的范例，而且能以各种其它形式具体化。因此，本揭示中的特定结构性及功能性细节不应被诠释为限制性质而仅属本案申请专利范围的基础，并且作为教示熟谙本项技艺的人士多方采用本发明配置在几乎任何适当细部结构的一种代表性基础配置。此外，本揭示中所使用的词汇及语句不欲限制而是提供一或更多具体实施例可明了的描述。
本专利案文中所揭示的一或更多具体实施例是关于半导体集成电路装置(IC)。更详细地说，一或更多具体实施例是关于设计一T-线圈网络以供运用于一IC的输入/输出节点。根据本说明书所揭示的发明性配置，可提供一种T-线圈网络设计技术以妥善处理在传统设计技术中所忽略的电容。一或更多具体实施例可藉助于增置更多静电放电(ESD)组件及/或修改该T-线圈网络的电感器的参数，像是该T-线圈网络的电感器的线圈的宽度，透过修改该T-线圈网络的特点以进一步均衡不同的电容量值。两者方式不仅有助于将该T-线圈网络的带宽最大化并且将失真降至最低，同时亦可用以提高对于该IC的输入/输出节点所提供的ESD保护。
第1图为方块图，其是根据一具体实施例，说明用以设计一IC里所实作的T-线圈网络的系统100。在一特点中，该系统100可产生一或更多T-线圈网络设计藉以提供IC内的实例化。
如第1图所示，该系统100含有至少一处理器105，其是经由一系统总线115所耦接于存储器组件110。据此，该系统100可将程序代码储存在所述存储器组件110内。该处理器105可执行经由该系统总线115而自所述存储器组件110所存取的程序代码。例如，在一特点里，该系统100可以用适用于储存及/或执行程序代码的计算机所实作。然应了解该系统100可以任何含有能够执行本揭示所述功能的处理器和存储器的系统的形式所实作。
所述存储器组件110可含有一或更多物理存储器装置，例如像是本地存储器120以及一或更多大型储存装置125。该本地存储器120是指通常在实际程序代码执行过程中所运用的随机存取存储器或其他非持续性存储器装置。该(等)大型储存装置125可经实作如硬盘机或其他的持续性数据储存装置。该系统100亦含有一或更多高速缓存(未予图标)而可供临时地储存至少一部份的程序代码，藉以减少在执行过程中必须自大型储存装置125撷取程序代码的次数。
可将多个输入/输出(I/O)装置，像是键盘130、显示器135及指针设备(未予图示)，选择性地耦接于该系统100。所述I/O装置可为直接地或经由中介性I/O控制器所耦接于该系统100。网络转接器亦可耦接于该系统100让该系统100能够透过所述中介性私人或公众网络而耦接于其他系统、计算机系统、远程打印机及/或远程储存装置。调制解调器、电缆调制解调器及以太网络卡即为可供运用于该系统100的不同类型网络转接器的范例。
所述存储器组件110可储存一电路设计模块140。按可执行程序代码的形式所实作的电路设计模块140可由该系统100执行。该电路设计模块140可接收对于其中含有T-线圈网络的电路的设计规格。该电路设计模块140可进一步决定及/或获得，例如读取，对于一电路设计及/或经纳入于此电路设计内的T-线圈网络，而经储存在所述存储器组件110内的一或更多组件或特点的所取得组件值。一般说来，T-线圈网络含有两个串联电感器，而输入/输出负载是在两个电感器之间的耦接点连接至T-线圈网络。该T-线圈网络可减少或是抵消与该IC输入/输出处的电容负载相关联的多阻抗。在一IC的输入/输出节点处实作一T-线圈网络可增加该输入/输出节点的带宽。此项改进结果可藉由例如降低返回损失、减少位错误率或是提高功率增益以获致更佳的输入/输出节点RF系统效能。
该电路设计模块140可利用设计规格及所取得的组件数值来决定对于在该T-线圈网络里跨于两个电感器上的总桥接电容的第一估计值，兹标注为CB。该电路设计模块140可利用CB的第一数值，或是在该T-线圈网络的输出节点处所观察到的负载电容测度，兹标注为CL/12，的较大者，计算出对于该T-线圈网络内这两个电感器各自的数值，兹标注为L1及L2。该电路设计模块140可利用藉由L1及L2数值所推导出的绕线间电容来决定CB的第二数值。
该电路设计模块140可比较CB的数值和根据CL的数值而定的测度，例如负载电容测度，并且提高CB的数值或是CL的数值，直到这两个数值相等或近似相等为止，例如位于一预设范围或另一者的容忍度内。例如，可藉由增加L1及L2的绕线间电容以提高CB。例如，可藉由增加经施加于该T-线圈网络输出节点的ESD保护的量值以提高CL。
可将所述所获参数，像是CB、CL、L1及L2的数值，和所使用的ESD保护的量值以及其他相关于所述电感器L1与L2的参数，例如所述电感器的绕线的宽度，输出作为或是纳入于该电路设计145并储存在所述存储器组件110里。例如在本揭示中所使用的，“输出”可意味着储存在该存储器组件110里，例如写入至储存于所述存储器组件110之内的档案、写入至显示器135或其他外围输出装置、播放听得见的通知、发送或传送至另一系统、导出等等。
第2图为电路图，其是根据另一具体实施例，说明含有一T-线圈网络的示范性电路200。该电路200说明一IC的输入/输出节点。如图标，一T-线圈网络既经实作藉以改善该IC的输入/输出节点的阻抗对于将一输入/输出信号提供予该IC输入/输出的来源的输出的阻抗的匹配情况。该电路200可包含一输入/输出装置205、一输入/输出焊垫210、ESD装置215和220以及T-线圈网络225。
该输入/输出装置205可为一IC里经组态设定以接收外部高频信号作为输入/输出的任何输入/输出装置。该输入/输出装置205可耦接于该IC内的其他输入/输出电路。额外的输入/输出电路代表能够耦接于该输入/输出装置205以处理透过该输入/输出焊垫210所收到的输入/输出信号的额外装置或电路。
输入/输出信号是经提供给输入/输出焊垫210。该输入/输出信号可为射频(RF)输入/输出信号，例如高速数字信号。该输入/输出焊垫210可为IC制程中可用的任何焊垫结构，让IC外部的信号得以提供至该IC的内部电路。该输入/输出焊垫210是于T-线圈输入/输出节点(输入/输出节点)235处耦接于该T-线圈网络225。该输入/输出焊垫210可为一信号路径里将该输入/输出信号耦接至该输入/输出装置205的一部份。
所述ESD装置215和220是耦接于一T-线圈输出节点(输出节点)240。该输出节点240可将信号提供至该输入/输出装置205。在第2图中，所述ESD装置215和220是以ESD二极管所实作。然应了解所述ESD装置215和220可为IC制程内任何能够对该输入/输出装置205提供保护免于ESD事件的任何装置。例如，所述ESD装置215和220可为二极管，然所述ESD装置215和220并不仅局限于二极管。
该T-线圈网络225可含有两个电感器，兹标注为L 250及L 255，以及一终端电阻器，兹标注为RTM260。该T-线圈网络225可含有多个寄生电感。所述寄生电感，虽非实际的电路组件，在第2图中标注为CL245、CBI265、CTM270及CPD275。
CL245代表在输出节点240处，也就是输入/输出装置205的输入/输出节点处，所出现的寄生电容的总和。故而CL245是代表由该T-线圈网络225所观察到的负载电容。CL245可包含与耦接于该输出节点240的各种装置相关联的寄生电容。例如，CL245可包含与该输入/输出装置205相关联的闸极电容、与将装置耦接至该输出节点240的互联机路相关联的电容、与ESD装置215和220相关联的电容等。CL245，并连同与该IC和该IC封装相关联的各种寄生电感及电容，会对提供高频输入/输出信号至该输入/输出装置205的来源产生多阻抗。
CBI265是表示与电感器L250及L255相关联的绕线间电容。如本揭示中所使用的，“绕线间电容”指电感器的紧密相隔的绕线间的电容性耦合所造成的寄生电容。绕线间电容会随着电感器的绕线的宽度增加而提高。相对应地，绕线间电容会随着电感器的绕线的宽度变小而减少。因此，CBI265的数值随着所述电感器L250及L255各者的绕线的宽度增加而提高。CBI265的数值随着所述电感器L250及L255各者的绕线的宽度变小而减少。由于电感器L250及L 255的数值匹配，因此CBI265的数值可根据电感器L250及L255其一或两者的宽度依情况而为增加或减少。
应了解所述电感器的绕线的宽度虽被列为所述电感器及T-线圈网络中的一个待予修改的参数，然亦可修改其它与所述电感器的摆置相关联的参数以获致所述电感器L250及L255的绕线间电容CBI265的变化。例如可改变所述电感器L250及L255之间的间隔，例如距离。而在其它范例里，可将接地金属遮蔽设置在该T-线圈下方。可进一步改变该遮蔽的特点以影响该绕线间电容CBI。
CTM270可代表与该终端电阻器RTM260相关联的各种电容。例如，CTM270可表示用以实作RTM260的多晶硅层和该IC的底置基板层间的电容性耦合所产生的寄生电容。CPD275可表示与该输入/输出焊垫210相关联的各种电容。例如，CPD275可表示用以实作该输入/输出焊垫210的金属层与该IC的底置基板层间的电容性耦合所产生的寄生电容。
寄生电容CBI265、CTM270及CPD275可共同地称为该T-线圈网络225的桥接电容。在一具体实施例里，标注为CB的桥接电容概略可由CPD275及CTM270串联所获数值再并联CBI265所决定。此一关系可重写为下列形式：CB=[(CTM*CPD)/(CTM+CPD)]+CBI。为简扼的目的，已将第2图的参考编号排除于该所重写等式。
当实作于一输入/输出节点处时，T-线圈网络225可抵消与该输入/输出装置205相关联的多阻抗，并且对产生高频输入/输出信号以驱动该输入/输出装置205的来源呈现主导性的电阻性阻抗。一般说来，RF系统的输入及输出节点是经设计以拥有50奥姆的匹配特征阻抗。故而该来源的电阻(RSOURCE)和RTM260各自可实作为具备约50奥姆的特征阻抗。当适当实作时，该T-线圈网络225可具备抵消由产生该输入/输出信号的来源的输出所观看到多阻抗的效果，因此该IC的输入/输出节点被该来源视为纯电阻性，而该来源的电阻(RSOURCE)则是大约等于RTM260。
传统的T-线圈网络技术会藉由抵消等式来对CBI进行评估以决定CBI是否低于所需的，并且依照此评估结果增置实体电容器CBL俾符合抵消的要求。尤其，根据CBI的评估结果，传统的T-线圈网络设计技术会并入实体电容器CBL，其是耦接于输入/输出节点235及节点298。所述技术是寻求将CL245降低至一可容允数值使得产生该输入/输出信号的来源能够适切地驱动。其它能够对CL245产生影响的考虑则例如包含所欲的ESD保护量值以及在该IC的输入/输出节点处的最大可容允损失带宽。所以该程序是以低于理想假设为开始。L250及L255的数值是依照CL245的函数所计算。数值k为L250及L255之间的互感并经设定为0.5±0.1。然后再利用电磁(EM)模拟工具并将L250及L255设定为先前算得数值以取得CBI265。利用CB=CBI+CBL的关系，可提高CBL直到CB=CL/12为止，藉以将带宽最大化。
如前所述，传统的T-线圈网络设计技术并未处理到由在第2图中经模型化的CTM270及CPD275所产生的环回(loop back)电容。传统的T-线圈网络设计技术中排除或缺少CTM270及CPD275导致T-线圈网络对产生该输入/输出信号的来源的不正确阻抗匹配。因此，在传统的T-线圈网络设计技术里，桥接电容CB被定义为CB=CBI+CBL。传统的T-线圈网络设计技术会根据CL245的数值以进一步决定L250及L255的数值，以及L250及L255的参数。为达到CB=CL/12的条件以将该IC的输入/输出节点的带宽最大化，通常会如所述般纳入实体电容器CBL。
然根据本案所揭示的发明配置，接着可比较CB及CL/12以设计所述电感器。环回电容CPD275及CTM270是经模型化且纳入在该设计技术里。可透过根据硅质数据的计算作业、自布局数据库中所取得的二或三维EM模拟或是任何其它能够导算出与RTM260及该输入/输出焊垫210相关联的寄生电容的方法来决定CTM270及CPD275。利用所述技术，可得出对于电感器L250及L255的CBI265初始估计值。例如，可利用对于所述电感器L250及L255而言能够提供所欲带宽给该IC的输入/输出节点的数值以初始地估计CBI265。根据本揭示所述的一或更多具体实施例，可参照第3图提供有关T-线圈网络设计的进一步细节。
第3图为流程图，其根据另一具体实施例，说明设计用于IC的T-线圈网络的方法300。该方法300可利用参照第1图说明的系统所实作。一般说来，该方法300描述一种用以设计T-线圈网络俾于一IC输入/输出节点处提高带宽及ESD效能的方法。为此，该方法300运用参照第2图所模型化并说明的电路设计。
从步骤305开始，该系统可决定对于该终端电阻器的寄生电容CTM、该输入/输出节点的焊垫的寄生电容CPD，以及该负载电容CL的数值。可以自数据库获得这项信息，例如有了该焊垫的特性，则T-线圈电阻以及该输入/输出装置的电容便为已知。例如所述数值可从先前模拟结果，或是先前利用相同制程所实作的IC的测得特性，来被决定或已被决定。
在步骤310，该系统可对于该T-线圈网络的各个电感器估计L的数值。首先，可根据各种因素以估计L的数值，像是该IC的输入/输出的所欲带宽、针对所使用的ESD装置的数量及类型选定ESD保护的量值等等。在步骤315，可产生所述电感器的实体说明。所述电感器的实体说明可如第2图的描述加以模型化，并且包含所述电感器的各项不同参数的实体模型。可利用步骤310中所决定的L数值来决定所述电感器的实体说明。例如，给定步骤310中所决定的L初始数值，该系统可自动地产生所述电感器的实体说明，其预期会提供在步骤310中利用EM仿真器执行EM仿真所决定的L初始数值。所产生的实体说明可例如指定多项数值，其中包含但不限于，各个电感器的绕线数、所述绕线的初始宽度、k值等等。这些参数可为依据电感L的初始决定数值所决定。
在步骤320，该系统可决定该绕线间电容CBI的初始数值。CBI的初始数值是经标注为CBI1，并可依据步骤315所述的T-线圈网络的电路设计所决定，其中来自步骤310的L估计数值会被放入如第2图所述指定T-线圈网络的实体布局的电路设计里。在一具体实施例里，经标注为CBI1的CBI初始数值可藉由EM仿真器决定并自一EM模拟中取得。该EM仿真可由该系统或是另一电子自动化设计工具执行然后再提供给该系统。就这方面，参照步骤315及320所叙述的EM模拟可为例如单项EM模拟，并可自此决定所述电感器的实体参数以及CBI的初始数值。
在步骤325，该系统可利用步骤320所决定的绕线间电容CBI来决定CB的初始数值并予标注为CB1。如第2图所述，CB=[(CTM*CPD)/(CTM+CPD)]+CBI。在步骤330，该系统可利用步骤325所决定的CB1的数值以对于该T-线圈网络的电感器计算出L的目标值。可利用表示式L=4*(Cmax*RTM^2)来决定L的目标值，其中Cmax是代表CB或CL/12数值中的较大者。在本范例里，CB可被替换为CB1。而CL的数值则可为步骤305中所决定的数值。
利用步骤330中所决定的L目标值，该系统可在步骤335中决定CBI的经更新值并予标注为CBI2。在一具体实施例里，可利用三维EM仿真器计算出CBI2的数值，此仿真器是对采用步骤330中所决定的L数值的T-线圈网络实体布局的电路设计进行运算。应了解因为使用L的目标值，所以该系统可以修改及/或更新该T-线圈网络实体模型内的电感器的一或更多其它参数，例如按自动方式或是响应于指定这些经更新参数的使用的输入/输出，以提供在步骤330所算出的L的目标值。在步骤340，该系统可决定CB的更新后数值，并予标注为CB2。CB2可以根据前述表示式决定，其中CB2=[(CTM*CPD)/(CTM+CPD)]+CBI，且CBI2用以取代CBI。
在步骤345，该系统可比较CB的最新数值，例如CB2，与一负载电容测度。在一具体实施例里，该负载电容测度可被定义为CL/12。从而CB的最新数值，例如CB2，可以和CL/12比较以决定CB是否小于该负载电容测度。当CB的数值小于CL/12的数值时，该方法300可继续前往至步骤350。在步骤350，可调整所述电感器的一或更多参数。例如，如前所述，可调整该电路设计的实体布局中所指定的T-线圈网络内的电感器的绕线，以改变CB的数值。尤其，可增加该T-线圈网络的电感器的绕线宽度。增加该T-线圈网络的电感器的绕线宽度可提高该绕线间电容CBI，因此增加CB的数值。增加该T-线圈网络的电感器的绕线宽度也会减少通过所述电感器L的串联电阻，如此可提高该T-线圈网络的ESD效能。故而在步骤350后，方法300可循环返回至步骤335以继续进行处理。
当CB的数值大于或等于该负载电容测度的数值时，本例为CL/12，方法300可前进到步骤355。应了解当CL的数值除以12，例如该负载电容测度，等于CB2时，可将采用该电路设计指定的T-线圈网络的输入/输出节点的带宽最大化。尤其是将平坦时间延迟响应的带宽最大化。
在步骤355，该系统可决定该负载电容测度CL/12的数值是否等于CB的数值。当CL/12的数值等于CB的数值时，该方法300可继续前往步骤365，因为平坦时间延迟响应的带宽已经最大化。平坦时间延迟响应的最大化可有效地将接收数字信号的失真降至最低。而当CL/12的数值不等于CB的数值时，例如当CB的数值大于CL/12的数值时，该方法300可前往步骤360。在步骤360，可提高供予该IC的输入/输出节点的ESD保护量值。可更新指定该T-线圈网络的实体布局的电路设计藉以纳入所提高的ESD保护。例如，可扩充ESD装置的数量或是增加位于该T-线圈网络输出处的ESD装置的大小。前述增加ESD保护的量值会增加寄生电容CL。该方法300可递归进行，故而CL会持续增加直到CL/12的数值等于，或是在某一预设容忍度或范围内近似地等于，步骤355所决定的CB数值为止。
在步骤365，可输出一电路设计。该电路设计可指定该T-线圈网络的实体布局，并因而包含，但不限于此，电感器的数值、电感器的绕线的宽度、负载电容、寄生桥接电容、ESD保护的量值等等多项参数。
本说明书所揭示的一或更多具体实施例是关于一IC输入/输出节点使用的T-线圈网络设计。该一或更多具体实施例为决定该T-线圈网络的桥接电容提供更正确的模型与程序。在此揭示的T-线圈网络设计程序在本质上具备递归性，并且藉由改变该T-线圈网络的电感器的循环宽度，及/或增加供予该IC的输入/输出节点的ESD保护，俾寻求将该T-线圈网络的带宽最大化。在此揭示的一或更多具体实施例无须如传统的T-线圈网络设计技术般纳入实体电感器CBL即可将带宽最大化。
此外，本说明书所揭示的一或更多具体实施例可运用作为设计/优化实作或技术的一部份或归属其内，提供T-线圈网络效能的最大化的指导。一或更多步骤可以手动完成并且提供予该系统作为输入/输出。例如，电路设计者可制作测试IC，藉此决定该T-线圈网络的寄生电容及/或其它参数的数值来取代模拟。该电路设计者可继续透过多次迭代地调整数值以优化所述电感器及/或T-线圈网络，如本说明书所述的，并且产生进一步的测试IC来取代模拟。
随附图式中的流程图说明根据一或更多具体实施例的系统、方法及计算机程序产品的可能实作的架构、功能性和作业方式。就此而言，该流程图中的各个区块可代表程序代码的模块、区段或局部，其含有实作(多项)特定逻辑功能的可执行程序代码的一或更多局部。
应注意到，在一些替代性实作里，所述区块内所注记的功能可按不同于图式所示的的次序进行。例如，根据所牵涉的功能性而定，两个显示为连续的区块事实上可为大致同时地执行，或者所述区块有时可按相反次序执行。亦应注意到流程图说明的各个区块，以及流程图说明的区块的组合，可藉由执行特定功能或动作的特殊目的硬件式系统，或是特殊目的硬件与可执行指令的组合，所实作。
一或更多具体实施例可以硬件或是硬件及软件的组合来实现。该一或更多具体实施例可以单一系统的集中式，或是不同组件横跨几个互连系统的分布式实现。任何类型的数据处理系统或是其它经调适以执行本文所述的方法的设备皆得适用。
一或更多具体实施例可以进一步内嵌于像是计算机程序产品的装置，其包含致能本揭所述方法的实作的所有特性。该装置可包含数据储存媒体，例如计算机可使用或计算机可读取的媒体，以储存程序代码，当含有存储器和处理器的系统加载且执行时，可令该系统执行本揭所述的功能。数据储存媒体的例子可包含，但不限于此，光学媒体、磁性媒体、磁光媒体、像是随机存取存储器或硬盘的计算机存储器等。
本文中的词汇“计算机程序”、“软件”、“应用程序”、“计算机可使用程序代码”、“程序代码”、“可执行程序代码”及其变形及/或组合，是指以任何语言、数码或注记表示的一组指令，而所述指令是欲令一具有信息处理功能的系统能够直接地，或是在经下列任一者或两者之后执行特定功能：a)转换成另一语言、数码或注记；b)按不同材料形式所重制。例如，程序代码可包含，但不限于，子程序、函式、程序、对象方法、对象实作、可执行应用程序、小应用程序、小伺服程序、原始码、目标码、共享程序馆/动态加载程序馆及/或经设计以于计算机系统上执行的其它指令序列。
本文所使用的词汇“一”是定义为一或一个以上。本文所使用的词汇“多个”是经定义为两个或两个以上。本文所使用的词汇“另一”是经定义为至少是第二个或更多个。本文所使用的词汇“包含”及/或“含有”是经定义为包括，意即开放性语言。本文所使用的词汇“耦接”是定义为，直接地而无任何中介组件或是间接地而具有一或更多中介组件所连接，除非有另外注明。两个组件亦可为机械地、电性地耦接，或者是透过通讯频道、路径、网络或系统而通讯地链结。
本文所揭示的一或更多具体实施例可以其它形式具体化而不致悖离其精神或基本属性。因此，当表述本发明的具体实施例的范畴时，应参照后载的申请专利范围，而非前述说明书。

Claims (15)

1.一种用以在一含有处理器及存储器的系统里产生其中含有一T线圈网络的一个电路设计的方法，该方法包含：
决定电感器的电感以及该T-线圈网络的一个寄生桥接电容；
比较该寄生桥接电容与一负载电容测度，该测度是根据耦接于该T-线圈网络的一个输出的一个负载的寄生电容而定；
按照该寄生桥接电容和该负载电容测度的比较，由该处理器选择性地调整该电路设计中耦接于该T-线圈网络输出的静电放电保护的一个量值或该T-线圈网络的电感器的一个参数；以及
输出该电路设计，其中该电路设计包含所述电感器的电感、静电放电保护的量值以及所述电感器的绕线的宽度。
2.如申请专利范围第1项所述的方法，其中选择性地调整包含调整在该T-线圈网络的一个输入节点处该寄生桥接电容对未包含一个实体电容器在内的负载电容测度的比例。
3.如申请专利范围第1或2项所述的方法，其中决定该寄生桥接电容包含根据该T-线圈网络内的一终端电阻器的一个寄生电容，标注为CTM、一耦接于该T-线圈网络的一输入处的一个输入/输出焊垫的一个寄生电容，标注为CPD、以及所述电感器的一个绕线间电容，标注为CBI，以决定该寄生桥接电容。
4.如申请专利范围第1至3项中任一项所述的方法，进一步包含根据CB=[(CTM*CPD)/(CTM+CPD)]+CBI以计算该寄生桥接电容，其中该寄生桥接电容标注为CB。
5.如申请专利范围第1、3或4项中任一项所述的方法，其中选择性地调整包含当该桥接电容小于该负载电容测度时，增加所述电感器的绕线的宽度。
6.如申请专利范围第1、3或4项中任一项所述的方法，其中选择性地调整包含当该桥接电容超过该负载电容测度时，增加静电放电保护的量值。
7.如申请专利范围第1、2、4、5或6项中任一项所述的方法，其中决定电感器的电感以及该T-线圈网络的寄生桥接电容包含：
决定该T-线圈网络内的一终端电阻器的寄生电容，标注为CTM、一耦接于该T-线圈网络的一输入处的一个输入/输出焊垫的一寄生电容，标注为CPD、以及该负载的寄生电容，的初始值；
估计所述电感器的初始值；
根据所述电感器的初始值决定所述电感器的绕线间电容的一个初始值，标注为CBI；以及
决定寄生桥接电容的一个初始值，标注为CB，其中该寄生桥接电容根据CTM、CPD和CBI各者而定。
8.如申请专利范围第1至7项中任一项所述的方法，进一步包含选择该负载电容测度为该负载的寄生电容的十二分之一。
9.一种计算机程序产品，其包含一计算机程序用以实施申请专利范围第1至8项中任一项的方法。
10.一种用以产生其中含有一个T-线圈网络的一电路设计的系统，该系统包含：
一存储器，用以储存程序代码；以及
一处理器，其耦接于该存储器，而在执行该程序代码时，经组态设定以执行多个步骤，所述步骤包含：
决定电感器的电感以及该T-线圈网络的一个寄生桥接电容；
比较该寄生桥接电容与一负载电容测度，此测度是根据耦接于该T-线圈网络的一个输出的一负载的寄生电容而定；
按照该寄生桥接电容与该负载电容测度的比较，选择性地调整该电路设计中耦接于该T-线圈网络的输出的静电放电保护的量值或该T-线圈网络的电感器的一个参数；以及
输出该电路设计，其中该电路设计包含所述电感器的电感、静电放电保护的量值及所述电感器的绕线的宽度。
11.如申请专利范围第10项所述的系统，其中选择性地调整包含调整在该T-线圈网络的一个输入节点处该寄生桥接电容对未包含一个实体电容器在内的该负载电容测度的比例。
12.如申请专利范围第10或11项所述的系统，其中决定该寄生桥接电容包含根据该T-线圈网络内的一终端电阻器的一个寄生电容，标注为CTM、一耦接于该T-线圈网络的一输入处的一个输入/输出焊垫的一寄生电容，标注为CPD、以及所述电感器的一绕线间电容，标注为CBI，以决定该寄生桥接电容。
13.如申请专利范围第10至12项中任一项所述的系统，进一步包含根据CB=[(CTM*CPD)/(CTM+CPD)]+CBI以计算该寄生桥接电容，其中该寄生桥接电容标注为CB。
14.如申请专利范围第10、12或13项中任一项所述的系统，其中选择性地调整包含当该桥接电容小于该负载电容测度时，增加所述电感器的绕线的宽度。
15.如申请专利范围第10、12或13项中任一项所述的系统，其中选择性地调整包含当该桥接电容超过该负载电容测度时，增加静电放电保护的量值。
CN201080050713.9A 2009-11-09 2010-07-15 改良带宽与静电放电免疫能力的t线圈网络设计 Active CN102725760B (zh)

Applications Claiming Priority (3)

Application Number Priority Date Filing Date Title
US12/615,173 US8181140B2 (en) 2009-11-09 2009-11-09 T-coil network design for improved bandwidth and electrostatic discharge immunity
US12/615,173 2009-11-09
PCT/US2010/042127 WO2011056270A1 (en) 2009-11-09 2010-07-15 T-coil network design for improved bandwidth and electrostatic discharge immunity

Publications (2)

Publication Number Publication Date
CN102725760A true CN102725760A (zh) 2012-10-10
CN102725760B CN102725760B (zh) 2015-01-07

Family

ID=42752442

Family Applications (1)

Application Number Title Priority Date Filing Date
CN201080050713.9A Active CN102725760B (zh) 2009-11-09 2010-07-15 改良带宽与静电放电免疫能力的t线圈网络设计

Country Status (7)

Country Link
US (2) US8181140B2 (zh)
EP (1) EP2499583B1 (zh)
JP (1) JP5501471B2 (zh)
KR (1) KR101381503B1 (zh)
CN (1) CN102725760B (zh)
TW (1) TWI454953B (zh)
WO (1) WO2011056270A1 (zh)

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN111027273A (zh) * 2019-12-04 2020-04-17 杭州广立微电子有限公司 一种基于预绕线的版图自动绕线方法、存储设备及系统

Families Citing this family (17)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP5442358B2 (ja) * 2009-08-25 2014-03-12 ルネサスエレクトロニクス株式会社 半導体装置
US8181140B2 (en) * 2009-11-09 2012-05-15 Xilinx, Inc. T-coil network design for improved bandwidth and electrostatic discharge immunity
US8666338B2 (en) 2012-01-23 2014-03-04 Qualcomm Incorporated Multi-mode bypass driver amplifier with tunable load matching
US9130535B2 (en) 2012-12-20 2015-09-08 Qualcomm Incorporated Driver amplifier with asymmetrical T-coil matching network
US9032355B2 (en) * 2013-10-03 2015-05-12 Helic S.A. System and method for integrated transformer synthesis and optimization using constrained optimization problem
US10325901B1 (en) 2017-01-05 2019-06-18 Xilinx, Inc. Circuit for increasing the impedance of an ESD path in an input/output circuit and method of implementing the same
US10497677B1 (en) 2017-02-09 2019-12-03 Xilinx, Inc. ESD protection in a stacked integrated circuit assembly
US20190189734A1 (en) * 2017-12-20 2019-06-20 Avago Technologies General Ip (Singapore) Pte. Ltd. Coupled t-coil
US10269735B1 (en) 2018-06-15 2019-04-23 Globalfoundries Inc. IC structure with adjustable inductance and capacitance and related method
EP3588784B1 (en) 2018-06-29 2021-08-04 Socionext Inc. Interface circuits
US10522531B1 (en) 2018-10-08 2019-12-31 Xilinx, Inc. Integrated circuit device and method of transmitting data in an integrated circuit device
US10862521B1 (en) * 2019-01-30 2020-12-08 Inphi Corporation Techniques for programmable gain attenuation in wideband matching networks with enhanced bandwidth
US11651884B2 (en) 2019-03-26 2023-05-16 Globalfoundries U.S. Inc. Peaking inductor embedded within a T-coil
US11114429B2 (en) 2019-04-23 2021-09-07 Xilinx, Inc. Integrated circuit device with electrostatic discharge (ESD) protection
US11398469B1 (en) 2020-03-31 2022-07-26 Xilinx, Inc. Electrostatic discharge (ESD) protection in stacked chips
US11418026B1 (en) 2021-03-22 2022-08-16 International Business Machines Corporation Electrostatic protection device
TWI832322B (zh) 2022-07-11 2024-02-11 祥碩科技股份有限公司 傳輸電路

Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN1734877A (zh) * 2005-08-09 2006-02-15 华中科技大学 多通道谐波抑制装置
CN1855720A (zh) * 2005-04-18 2006-11-01 松下电器产业株式会社 输出阻抗可变电路
US20090039916A1 (en) * 2007-08-07 2009-02-12 International Business Machines Corporation Systems and Apparatus for Providing a Multi-Mode Memory Interface

Family Cites Families (22)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US3155927A (en) * 1960-09-12 1964-11-03 Gen Electric Bridged-t termination network
JPH0685557A (ja) * 1992-09-03 1994-03-25 Matsushita Electric Ind Co Ltd 第１中間周波増幅装置
US5546048A (en) * 1992-09-04 1996-08-13 Hitachi, Ltd. Amplifier and display apparatus employing the same
JP2890234B2 (ja) 1993-10-21 1999-05-10 矢崎総業株式会社 防水コネクタ
US6114877A (en) * 1998-06-03 2000-09-05 Agilent Technologies, Inc. Timing circuit utilizing a clock tree as a delay device
US6496889B1 (en) * 1999-09-17 2002-12-17 Rambus Inc. Chip-to-chip communication system using an ac-coupled bus and devices employed in same
US6396137B1 (en) * 2000-03-15 2002-05-28 Kevin Mark Klughart Integrated voltage/current/power regulator/switch system and method
TW521177B (en) * 2000-08-31 2003-02-21 Primarion Inc Apparatus and system for providing transient suppression power regulation
JP3992932B2 (ja) * 2001-02-15 2007-10-17 松下電器産業株式会社 高周波回路設計方法および半導体高周波測定装置
US6894567B2 (en) * 2001-12-04 2005-05-17 Koninklijke Philips Electronics N.V. ESD protection circuit for use in RF CMOS IC design
US7024646B2 (en) * 2004-01-29 2006-04-04 Lattice Semiconductor Corporation Electrostatic discharge simulation
DE102004029944B4 (de) * 2004-06-21 2018-02-15 Infineon Technologies Ag Verfahren zur Ermittlung ESD-relevanter Schaltungsteile in einer Schaltung
US7199685B2 (en) * 2004-08-30 2007-04-03 Agere Systems Inc. Three-terminal, tunable active inductor
US7683890B2 (en) * 2005-04-28 2010-03-23 3M Innovative Properties Company Touch location determination using bending mode sensors and multiple detection techniques
US7802220B1 (en) * 2007-04-26 2010-09-21 Tasit, LLC Method for effective placement of on-chip decoupling capacitors determined by maximum effective radii
US20090103372A1 (en) * 2007-10-19 2009-04-23 Uniram Technology Inc. High performance high capacity memory systems
US7777570B2 (en) * 2008-03-12 2010-08-17 Mediatek Inc. Transformer power combiner having secondary winding conductors magnetically coupled to primary winding conductors and configured in topology including series connection and parallel connection
KR20090102890A (ko) * 2008-03-27 2009-10-01 경희대학교 산학협력단 전력효율이 향상된 ｅ급 전력 증폭기
US8072721B2 (en) * 2009-06-10 2011-12-06 Hong Kong Applied Science And Technology Research Institute Co., Ltd. ESD protection using a capacitivly-coupled clamp for protecting low-voltage core transistors from high-voltage outputs
EP2293331A1 (en) * 2009-08-27 2011-03-09 Imec Method for designing integrated electronic circuits having ESD protection and circuits obtained thereof
KR20120082450A (ko) * 2009-10-12 2012-07-23 사이클로스 세미컨덕터, 인크. 종래의 모드에서 공진 클록 네트워크를 동작시키기 위한 아키텍처
US8181140B2 (en) * 2009-11-09 2012-05-15 Xilinx, Inc. T-coil network design for improved bandwidth and electrostatic discharge immunity

Patent Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN1855720A (zh) * 2005-04-18 2006-11-01 松下电器产业株式会社 输出阻抗可变电路
CN1734877A (zh) * 2005-08-09 2006-02-15 华中科技大学 多通道谐波抑制装置
US20090039916A1 (en) * 2007-08-07 2009-02-12 International Business Machines Corporation Systems and Apparatus for Providing a Multi-Mode Memory Interface

Non-Patent Citations (2)

* Cited by examiner, † Cited by third party
Title
GALAL S ET AL: "Broadband esd protection circuits in cmos technology", 《IEEE JOURNAL OF SOLID-STATE CIRCUITS》 *
SELMT L ET AL: "SMALL-SIGNAL NMIC AMPLIFIERS WITH BRIDGED T-COIL MATCHING NETWORKS", 《IEEE JOURNAL OF SOLID-STATE CIRCUITS》 *

Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN111027273A (zh) * 2019-12-04 2020-04-17 杭州广立微电子有限公司 一种基于预绕线的版图自动绕线方法、存储设备及系统
CN111027273B (zh) * 2019-12-04 2023-03-10 杭州广立微电子股份有限公司 一种基于预绕线的版图自动绕线方法、存储设备及系统

Also Published As

Publication number Publication date
TWI454953B (zh) 2014-10-01
EP2499583A1 (en) 2012-09-19
KR20120080242A (ko) 2012-07-16
US20120188671A1 (en) 2012-07-26
KR101381503B1 (ko) 2014-04-04
JP5501471B2 (ja) 2014-05-21
JP2013510367A (ja) 2013-03-21
TW201135499A (en) 2011-10-16
WO2011056270A1 (en) 2011-05-12
EP2499583B1 (en) 2013-12-11
US20110113401A1 (en) 2011-05-12
CN102725760B (zh) 2015-01-07
US8453092B2 (en) 2013-05-28
US8181140B2 (en) 2012-05-15

Similar Documents

Publication Publication Date Title
CN102725760A (zh) 改良带宽与静电放电免疫能力的t线圈网络设计
US11574105B1 (en) Using a barycenter compact model for a circuit network
US6631502B2 (en) Method of analyzing integrated circuit power distribution in chips containing voltage islands
US6029117A (en) coupled noise estimation method for on-chip interconnects
JP3971167B2 (ja) 等価回路の導出方法、および、そのためのシステム
JP4021900B2 (ja) Ｌｓｉの設計支援方法
JP2005537566A (ja) 集積回路においてフィルターされたインターコネクションに関する配線寄生を抽出する方法
US20170308639A1 (en) Method for analyzing ir drop and electromigration of ic
US6751744B1 (en) Method of integrated circuit design checking using progressive individual network analysis
US8510697B2 (en) System and method for modeling I/O simultaneous switching noise
US9129079B1 (en) Solving a circuit network in hierarchical, multicore, and distributed computing environment
CN103853861A (zh) 评估3d ic的电源供应的方法和装置
US20090013293A1 (en) Delay Calculation Method, A Data Processing Program and A Computer Program Product for Routing of Wires of an Electronic Circuit
JP2003031664A (ja) レイアウト設計方法、レイアウト検証方法、レイアウト設計装置、プログラム及び記録媒体
US7231335B2 (en) Method and apparatus for performing input/output floor planning on an integrated circuit design
US7571059B2 (en) Mechanism for determining an accelerated test specification for device elements
US20060080629A1 (en) Method and system for generating an initial layout of an integrated circuit
Muniz et al. Development of a toolbox for Alternative Transient Program automatic case creation and execution directly from a technical database
JP5287523B2 (ja) プリント基板電源回路設計装置、およびプリント基板電源回路設計方法、及びプログラム
Xin et al. A novel approach base on electric field analysis to reduce crosstalk problem on PCB
Dargar et al. Analysis of Block Level PnR Flow to Increase the Cell Density in Less Congested Regions
CN102364482A (zh) 一种冗余哑金属的填充方法及填充系统
US7110930B2 (en) Integrated circuit and package modeling
JP2007243211A (ja) 半導体装置
CN116663486A (zh) 一种基于pi分析的芯片电源规划方法及相关装置

Legal Events

Date Code Title Description
C06 Publication
PB01 Publication
C10 Entry into substantive examination
SE01 Entry into force of request for substantive examination
C14 Grant of patent or utility model
GR01 Patent grant