CN102714701A - 图像传感器中的暂停列读出 - Google Patents

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Abstract

本发明涉及一种图像传感器，其包含具有多个列输出的二维像素阵列及连接到每一列输出的输出电路。每一输出电路经配置以操作并发取样及读取操作。模拟前端AFE电路处理从输出电路输出的像素数据，且AFE时钟控制器将AFE时钟控制信号传输到AFE电路以实现像素数据的处理。时序发生器输出由列解码器接收的列地址序列。在一个或一个以上取样操作期间，时序发生器挂起列地址序列，且随后在一个或一个以上取样操作期间，AFE时钟控制器挂起AFE时钟控制信号。AFE时钟控制信号及列地址序列在一个或一个以上取样操作结束时恢复。

Description

图像传感器中的暂停列读出
技术领域
本发明大体上涉及供数码相机及其它图像捕捉装置中使用的电子图像传感器，且更明确地说，涉及供电子图像传感器使用的取样及读出技术。
背景技术
典型的固态电子图像传感器包括以二维阵列布置的数个光敏像元(“像素”)。这些像素通常形成在半导体材料中且具有累积由进入所述像素的光子产生的电子空穴对引起的电荷的性质。在电荷耦合装置(CCD)图像传感器中，可通过从所述阵列中移出电荷而从所述图像传感器中读出累积电荷。或者，在有源像素传感器(APS)中，可由所述阵列内接近于所述像素的电路将电荷转换成电压，且可以扫描方式取样及读取所得电压。APS图像传感器还被称为互补金属氧化物半导体(CMOS)图像传感器。
根据常规实践，CMOS图像传感器中的像素信号的取样及读出通常涉及将给定行中的所有像素信号取样到列电路中，且接着以顺序方式从列电路读出所取样像素信号的整个行。此取样及读出操作逐行进行，直到读出整个像素阵列为止。在常规实践中，取样及读出操作在时间上不会重叠，且取样操作表示从阵列读取像素信号所需要的总时间的显著分数。
名为“Sampling and Readout of an Image Sensor Having a Sparse Color Filter ArrayPattern(具有稀疏滤色器阵列图案的图像传感器的取样及读出)”的美国专利申请公开案第2009/0195681号揭示用于CMOS图像传感器的取样及读出，其中像素信号的取样与先前所取样的像素的读出并发地发生，所述公开案是以引用的方式并入本文中。在此方案中，针对从像素阵列所输出的每一列信号提供两个列电路。由所述列电路中的一者取样来自选定像素的像素信号，同时在另一列电路中读出先前所取样的像素信号。通过以此方式使取样及读出操作重叠，消除了用于取样操作的时间量。这会减少从阵列读取像素信号所需要的总时间且增加图像传感器的帧读出速率。
除了像素信号以外，取样操作还可取样系统噪声。由于对于像素信号的整个行同时地发生上文所描述的取样操作，故存在使所捕捉系统噪声对于所取样像素信号的整个行或一行的一部分将相关的可能性。在如上文所描述的成像系统中，此行相关噪声在所捕捉图像中产生不良的视觉假影。在CMOS图像传感器的常规非重叠取样及读出中，可通过在取样时间期间关闭噪声发生器(特别是到读出电路的部分的时钟信号)而减少系统噪声。然而，在上文所概述的重叠取样及读出操作中，在取样期间关闭到读出电路的时钟信号并非一选项，这是因为读出操作与取样操作并发地进行。因此，虽然并发取样及读出技术在读出时间方面提供改善，但其也增加了对取样系统噪声的敏感性且招致了不良的行相关视觉假影。
发明内容
概括地说，根据本发明的一个方面，本发明提供一种图像传感器，其包含具有多个列输出的二维像素阵列及连接到每一列输出的输出电路。每一输出电路经配置以操作并发取样及读取操作。模拟前端(AFE)电路处理从输出电路所输出的像素数据，且AFE时钟控制器将AFE时钟控制信号传输到AFE电路以实现像素数据的处理。时序发生器输出由列解码器接收的列地址序列。在一个或一个以上取样操作期间，时序发生器挂起列地址序列，且随后在一个或一个以上取样操作期间，AFE时钟控制器挂起AFE时钟控制信号。AFE时钟控制信号及列地址序列在取样操作结束时恢复。
本发明的另一方面提供一种用于从图像传感器读出图像的方法。图像传感器包含具有多个列输出的二维像素阵列及连接到每一列输出的输出电路，其中每一输出电路经配置以操作并发取样及读取操作。所述方法首先在每一输出电路中起始并发取样及读取操作。在例如用于像素RESET信号的取样操作的第一取样操作期间，挂起列地址序列。随后在第一取样操作期间，挂起AFE时钟控制信号。在第一取样操作完成之后，AFE时钟控制信号及列地址序列恢复。在例如用于像素SIGNAL信号的取样操作的第二取样操作期间，再次挂起列地址序列。随后在第二取样操作期间，再次挂起AFE时钟控制信号。在第二取样操作完成之后，AFE时钟控制信号及列地址序列恢复。可重复挂起AFE时钟控制信号及列地址序列，直到已从像素阵列中取样及读出所有信号为止。在挂起AFE时钟控制信号及列地址序列时，可存储从每一输出电路所输出的像素数据。存储像素数据会选择性地延迟像素数据的输出以实现像素数据的不中断输出数据流。
有利效果
根据本发明的图像传感器及图像捕捉方法可用于减少捕捉图像所需要的时间，同时减少所捕捉图像中的噪声。这些图像传感器及方法具有广泛应用，且许多类型的图像捕捉装置可有效地使用这些传感器及方法。
附图说明
参考下列图式更好地理解本发明的实施例。所述图式的元件未必相对于彼此按比例绘制。
图1是根据本发明的实施例中的图像捕捉装置的简化框图；
图2是根据本发明的实施例中的CMOS图像传感器的俯视图的框图；
图3是图2所示的像素阵列202的更详细图；
图4是图2所示的AFE电路212的框图；
图5是图2所示的取样及读出输出电路210的一部分的电路图；
图6描绘用于图2所示的取样及读出输出电路210的非并发取样及读取操作的示范性时序图；
图7描绘用于图2所示的列输出电路210的并发取样及读取操作的示范性时序图；
图8是根据本发明的实施例中的用于暂停列读出的方法的流程图；
图9描绘图8所示的方法的示范性时序图；
图10描绘用于通过使用数字缓冲器使来自图9的中断数据流连续的电路的框图；
图11描绘图10所示的电路的示范性时序图；以及
图12是图2所示的替代取样及读出输出电路210的一部分的电路图。
具体实施方式
在整个说明书及所附权利要求书中，下列术语采用在本文中明确地相关联的意义，除非上下文另有清楚规定。“一”、“一个”及“所述”的意义包含复数参考，“在……中”的意义包含“在……中”及“在……上”。术语“连接”表示所连接项目之间的直接电连接，或通过一个或一个以上无源或有源中间装置的间接连接。术语“电路”表示单个组件或多个组件(有源或无源)，其连接在一起以提供所需功能。术语“信号”表示至少一个电流、电压或数据信号。
另外，例如“在……上”、“在……上方”、“顶部”、“底部”的指向性术语是参考所描述的图的定向而使用。因为本发明的实施例的组件可定位在数个不同定向上，所以指向性术语仅用于说明的目的且决非限制性的。
参看图式，在全部视图中类似数字指示类似零件。
图1是根据本发明的实施例中的图像捕捉装置的简化框图。在图1中图像捕捉装置100实施为数码相机。所属领域的技术人员将认识到，数码相机仅为可利用合并本发明的图像传感器的图像捕捉装置的一个实例。其它类型的图像捕捉装置(举例来说，例如移动电话相机、扫描仪及数字视频摄录像机)可与本发明一起使用。
在数码相机100中，来自主体场景的光102输入到成像级104。成像级104可包含例如透镜、中性密度滤光器、光圈及快门的常规元件。光102由成像级104聚焦以在图像传感器106上形成图像。图像传感器106通过将入射光转换成电信号而捕捉一个或一个以上图像。数码相机100进一步包含处理器108、存储器110、显示器112及一个或一个以上额外输入/输出(I/O)元件114。虽然在图1的实施例中展示为分离的元件，但成像级104可与图像传感器106集成且可能地与数码相机100的一个或一个以上额外元件集成以形成相机模块。举例来说，在根据本发明的实施例中，处理器或存储器可与图像传感器106集成在相机模块中。
举例来说，处理器108可实施为微处理器、中央处理单元(CPU)、专用集成电路(ASIC)、数字信号处理器(DSP)或其它处理装置，或多个此类装置的组合。成像级104及图像传感器106的各种元件可由从处理器108供应的时序信号或其它信号控制。
存储器110可配置为任何类型的存储器，举例来说，例如随机存取存储器(RAM)、只读存储器(ROM)、快闪存储器、基于磁盘的存储器、可移除式存储器，或呈任何组合形式的其它类型的存储元件。由图像传感器106捕捉的给定图像可由处理器108存储在存储器110中且呈现在显示器112上。显示器112通常是有源矩阵彩色液晶显示器(LCD)，但可使用其它类型的显示器。额外I/O元件114可包含(例如)各种屏幕上控件、按钮或其它用户接口、网络接口，或存储器卡接口。
应了解，图1所示的数码相机可包括为所属领域的技术人员所知的类型的额外或替代元件。本文未特定地展示或描述的元件可选自此项技术中所知的元件。如先前所提到，本发明可以各种各样的图像捕捉装置来实施。而且，本文所描述的实施例的某些方面可至少部分地以由图像捕捉装置的一个或一个以上处理元件执行的软件的形式实施。考虑到文本所提供的教示，此类软件可以简单方式实施，这将为所属领域的技术人员所了解。
现在参看图2，其展示根据本发明的实施例中的图像传感器106的俯视图的框图。图像传感器106包含通常以行及列布置以形成像素阵列202的数个像素200。图像传感器106进一步包含列解码器204、行解码器206、数字逻辑208、多个取样及读出输出电路210，以及模拟前端(AFE)电路212。行解码器206将控制信号提供到像素阵列202中的像素200的行。这些控制信号中的一些用于从个别像素行读出所述信号。其它控制信号用于将个别像素行重置到已知地位。
数字逻辑208包含控制寄存器214、时序发生器216、模拟前端(AFE)时钟控制器218、模拟前端(AFE)接口220及数字缓冲器222。在根据本发明的实施例中，控制寄存器214存储在暂停列寻址信号之前发生的时钟周期的数目。控制寄存器214可存储集体控制列地址序列及AFE 时钟控制信号的挂起的相应开始及持续时间的一个或一个以上值。列寻址信号优选地在取样操作快要结束时暂停。如果寻址信号太接近取样周期结束时暂停，那么仍可存在将展示为图像假影的来自时钟控制/寻址的噪声。如果寻址信号太快暂停，那么性能将会降级。寻址信号何时暂停的时序是由有效地减少或消除噪声的暂停的最小长度确定。
时序发生器216产生操作图像传感器106所需要的时序及控制信号，包含控制列及行寻址信号的输出的到列解码器204及行解码器206的地址信号。AFE时钟控制器218启用及停用(即，挂起)输入到AFE电路212的AFE时钟信号。AFE时钟控制器从时序发生器接收ENABLE信号，且在启用时其产生AFE时钟信号。在根据本发明的实施例中，时序发生器对时钟脉冲进行计数且产生ENABLE信号(由AFE时钟控制器使用)以挂起AFE时钟信号。AFE接口220接收从AFE电路212所输出的数据，且数字缓冲器222存储从AFE电路212所输出的数据以产生自图像传感器所输出的非中断数据流。
像素阵列202中的每一像素列电连接到取样及读出输出电路210。取样及读出输出电路210取样及保持从像素列所输出的模拟信号。列解码器204按顺序对取样及读出输出电路210进行寻址以读出所取样模拟信号。从取样及读出输出电路210所输出的每一模拟信号由AFE电路212放大、调节且转换成数字信号。
列解码器204及行解码器206具有为所属领域的技术人员所熟知的若干替代实施方案。举例来说，列解码器204可为多中取一(one-of-many)解码器，其接受以二进制码、格雷(Gray)码或一些其它代码形式的数字列地址且提供基于列地址而选择特定取样及读出输出电路的输出。或者，列解码器204可为移位寄存器，其依序选择取样及读出输出电路。相似选项可用于行解码器206。
此外，从取样及读出输出电路读取所取样像素信号的序列无需遵循严格的次序或数字序列，而可包含跳过一个或一个以上取样及读出输出电路、以不同序列次序读取取样及读出输出电路的不同块，及以伪随机序列读取取样及读出输出电路。相似选项适用于由行解码器206提供的行控制信号。所有这些选项及为所属领域的技术人员所知的其它选择是在本发明的范围内，且术语“列解码器”及“行解码器”不会限制任何方法且广泛地适用于分别用于选择列及行的所有方法。另外，选择用于读取的取样及读出输出电路的所有序列及控制基于行的操作的所有序列是在本发明的范围内。
在根据本发明的实施例中，图像传感器106实施为形成于单个单片半导体裸片上的x-y可寻址图像传感器。在根据本发明的另一实施例中，图像传感器106实施为具有形成于两个或两个以上堆叠半导体裸片上的组件或电路的x-y可寻址图像传感器。CMOS图像传感器是x-y可寻址图像传感器的一个实例。
在根据本发明的其它实施例中，图像传感器106的功能块的部分可实施在图像传感器106外部。仅举例来说，时序发生器216可以现场可编程门阵列(FPGA)实施。或者，AFE电路212可包含在分离的集成电路中。
与像素阵列202的取样及读出以及对应图像数据的处理相关联的功能性可至少部分地以存储在存储器110(见图1)中且由处理器108执列的软件的形式实施。取样及读出电路的部分可布置在图像传感器106外部，或(举例来说)与像素阵列202成整体地形成在具有像素阵列的光检测器及其它元件的共同集成电路上。所属领域的技术人员将认识到，在根据本发明的其它实施例中，可实施其它外围电路配置或体系结构。
图3是图2所示的像素阵列202的更详细图。像素阵列202包含具有光敏像素300的列302及行304的有源区域300。光敏像素300各自包含响应于入射光而收集及存储光生电荷载流子的一个或一个以上光检测器(未展示)。光敏像素300用于捕捉场景的图像。
参考区域306包含暗参考像素行，而参考区域308包含暗参考像素列。暗参考像素通常由不透明层或光屏蔽覆盖以防止光照射所述像素。暗参考像素用于测量在没有光的情况下图像传感器106中所产生的电荷的量。在根据本发明的实施例中，暗参考像素可在具有或没有光检测器的情况下构造。
在根据本发明的实施例中，从参考区域306中的暗参考像素列所读出的信号被一起求平均值以提供逐列暗偏移参考。所述暗偏移参考用于校正列固定图案偏移(列固定图案噪声)。在根据本发明的实施例中，从区域308中的暗参考像素列所读出的信号被一起求平均值以提供逐行暗偏移参考。所述暗偏移参考用于校正行时间偏移(行时间噪声)。
所属领域的技术人员将认识到，像素阵列202可具有可以任何配置布置的数百万到数千万个像素。仅举例来说，暗参考像素行可位于像素阵列202的顶部及底部。或者，光敏像素可以子阵列形式限定，其中暗参考像素行及列环绕所述子阵列的每一边缘。另一替代方案在像素阵列202内分散暗参考像素，使得暗参考像素与光敏像素混合。
现在参看图4，展示图2所示的AFE电路212的框图。在根据本发明的实施例中，AFE电路212自每一像素接收一对差动模拟信号。一个模拟信号被识别为RESET且另一信号被识别为SIGNAL。AFE电路212放大及调节RESET及SIGNAL模拟信号，且将所述模拟信号转换成数字信号。
AFE电路212包含一个或一个以上信号处理块。在所说明实施例中，AFE电路212包含模/数转换器(ADC)400及模拟信号处理器(ASP)402。在根据本发明的实施例中，ASP402包含两个串联连接的级联可变增益放大器404、406、连接到串联中的第一可变增益放大器(例如，放大器406)的输入的信号求和节点408，及连接到所述信号求和节点的数/模转换器(DAC)410。RESET及SIGNAL信号输入到信号求和节点408中，且第二可变增益放大器(例如，放大器404)的输出输入到ADC 400中。根据本发明的其它实施例包含一个或一个以上可变增益放大器。DAC 410及信号求和节点408用于模拟暗偏移校正。时钟信号AFE CLOCK提供到ADC 400及ASP 402。此时钟信号使ADC 400及ASP 402的取样及转换操作与取样及读出输出电路210的顺序输出同步。虽然ASP 402的元件的典型设计包含需要使用例如AFE CLOCK的时钟控制信号的开关电容器或其它设计方法，但无需AFE CLOCK的替代非开关设计方法可用于ASP 402的元件。
图5是图2所示的取样及读出输出电路210的一部分的电路图。取样及读出输出电路210包含取样开关500、取样及保持电容器502、读出(或列启用)开关504及差动模拟输出总线506。差动模拟输出总线506连接到图2所示的AFE电路212。
图5描绘允许取样像素行与读出先前所取样的像素行并发的输出电路的示范性布置。这被称为并发取样及读取操作。像素阵列202中的每一列输出(N+0_PIXOUT、N+1_PIXOUT、……)连接到相应输出电路210中的四个取样开关500的输入。每一取样开关500的输出连接到取样及保持电容器502。每一取样及保持电容器502连接到读出开关504的输入。读出开关504的输出连接到输出总线506。
在所说明实施例中，输出总线506包含两个信号线，一个信号线用于RESET信号且一个信号线用于SIGNAL信号。每一群四个读出开关中的两个读出开关的输出连接到输出总线506中的RESET信号线。每一群四个读出开关中的另两个读出开关的输出连接到输出总线506中的SIGNAL信号线。
每一列输出经由相应取样开关500而选择性地连接到相应输出电路210中的四个取样及保持电容器502中的一者。提供每一输出电路210中的两个取样及保持电容器502以取样及保持来自像素的重置信号，而另两个取样及保持电容器502取样及保持来自所述像素的图像信号。连接到用于重置信号的两个取样及保持电容器502的取样开关500由取样及保持重置(SHR)信号控制。连接到用于图像信号的两个取样及保持电容器502的取样开关500由取样及保持信号(SHS)控制。
虽然图5中未展示像素阵列202的内部细节，但所属领域的技术人员将认识到，所述阵列中的个别像素读出电路可由两个或两个以上像素共享。举例来说，像素阵列202中的物理像素行可包括多对像素，其中每一对共享共同输出信号。在此情况下，在输出(N+0_PIXOUT、N+1_PIXOUT、……)上提供的信号中的每一者将表示每一对像素中的仅一个像素的输出，或可能地表示每一对中的两个像素的组合输出。因此，为了读出物理行中的每一个别像素，使用两个取样及读出操作；一个取样及读出操作用于构成行的对中的两个像素中的每一者。因此，应将对取样或读取像素行的参考理解为包含全物理像素行、来自物理行的交替像素、来自物理行的组合像素对或其它替代方案，这取决于像素阵列内的像素结构及读出电路共享布置的细节。
保持在取样及保持电容器502中的信号是通过借助于读出开关504将取样及保持电容器502按顺序连接到输出总线506而读出的。列解码器204中的每一输出经由逻辑门(例如，AND门514、520)电连接到每一群四个读出开关中的相应读出开关504。列解码器204对列地址COLADDR进行解码，以便选择性地启用每一群四个读出开关中的两个读出开关504且选择一对差动取样及保持电容器502用于读出。
SELECT信号确定哪些取样及保持电容器502可用于取样且哪些取样及保持电容器502可用于读出。举例来说，当SELECT低时，AND门508允许SHR信号操作每一群四个取样开关500中的最左边取样开关(例如，开关510)以允许将重置信号存储在最左边取样及保持电容器(例如，电容器512)中。AND门514允许N+x_COLEN信号(即，N+0_COLEN、N+1_COLEN、……)选择每一群四个取样电容器502的右边对用于读出。
当SELECT高时，AND门516允许取样到从每一群四个取样及保持电容器502的左边起第三个电容器(例如，电容器518)中，而AND门520允许N+x_COLEN信号选择每一群四个取样及保持电容器502的左边对。AND门确保取样及读出操作关于取样电容器502的使用是互斥的。
SHS信号的操作相似于SHR信号的操作。举例来说，当SELECT低时，AND门522允许SHS信号操作每一群四个取样开关500中的取样开关524以允许图像信号存储在取样及保持电容器526中。AND门514允许N+x_COLEN信号选择每一群四个取样电容器502的右边对用于读出。
当SELECT高时，AND门528允许取样到最右边取样及保持电容器502(电容器530)中，而AND门520允许N+x_COLEN信号选择每一群四个取样及保持电容器502的左边对。
现在参看图6，展示用于图2及5所示的取样及读出输出电路210的非并发取样及读取操作的示范性时序图。使SELECT线在取样期间保持低且在读出期间保持高，因此，仅使用一组取样及保持开关500、一组对应取样及保持电容器502及一组对应读出开关504。在取样期间(在时间t0与时间t2之间的时间周期)，使列地址COLADDR保持在不会对用于读出的任何有源列进行寻址的给定状态X。SHR及SHS信号操作以取样及保持像素RESET信号(时间t0到时间t1)，接着取样及保持像素SIGNAL信号(时间t1到时间t2)。在取样像素行中的所有RESET及SIGNAL信号之后(在时间t2之后的时间周期)，COLADDR开始提供顺序地址，以便读出所取样信号。
图7描绘用于图2及5所示的取样及读出输出电路210的并发取样及读取操作的示范性时序图。假定先前取样操作已将信号存储在用于读出的取样及读出电容器中，则COLADDR立即开始从每一群四个取样及读出电容器502中的右边取样及读出电容器对读出所述信号(见时间t3)，而SHR(时间t3到时间t4)及SHS(时间t4到时间t5)取样到每一群四个取样及读出电容器502中的左边取样及读出电容器对中。COLADDR中的X意味着寻址序列已完成且将COLADDR设置为不会对用于读出的任何有源列进行寻址的值。
当取样及读出操作在时间t6完成时，SELECT线切换每一群四个取样及读出电容器502中的两组取样及读出电容器的功能。接着，COLADDR开始读出左边取样及读出电容器对，而SHR及SHS取样到每一群四个取样及读出电容器502中的右边取样及读出电容器对中。在图7的实施例中，读出活动是在SHR及SHS的临界下降边缘处发生。这会提高可将系统噪声连同所需像素重置或信号一起取样到取样电容器中的可能性。
现在参看图8，展示根据本发明的实施例中的用于暂停列读出的方法的流程图。最初，起始并发取样及读取操作，如框800所示。从像素行中的信号取样以及对先前所取样的信号的列读出两者基本上同时开始，使得并发地执列取样及列读出(例如，图7中的时间t3)。
其次，如框802所示，在SHR周期(在图7中，SHR周期是时间t3到时间t4)结束之前挂起供应到列解码器的列寻址序列。视需要改变供应到列解码器的列地址，以便在对应于有源像素列的列地址范围外部选择静态“停驻”列。停驻列地址选择个别取样及读出输出电路210(图2及5)，或停驻列地址选择待施加到AFE电路212的输入的参考电压，这将在稍后加以详细地描述。停驻列或参考电压的此任意选择由与列地址分离的专用控制信号交替地提供。在挂起列寻址序列之后，传输到AFE电路212的AFE时钟信号继续，使得从AFE读出AFE的管线级的至少一部分的信号内容(框804)。随着读出管线级的信号内容，管线级按顺序用来自对应于所挂起列寻址序列中的最终地址的取样及读出输出电路或来自停驻列地址的信号或用来自参考电压的信号进行填充。
在已读出AFE管线的所有或一些内容之后，在SHR周期结束之前的N个时钟周期停止AFE时钟信号(框806)。为了在SHR周期结束之前的N个时钟周期停止AFE时钟信号，必须提早足够数目个时钟周期挂起列寻址序列以允许在停止所述时钟之前读出AFE管线的信号内容。所属领域的技术人员将认识到，在根据本发明的实施例中，与框802、804及806相关联的时序参数(特别是N的值及允许读取AFE管线的时钟周期的数目)是在可编程控制寄存器中指定或由设计固定。举例来说，在根据本发明的实施例中，N的值及允许读取AFE管线的时钟周期的数目是在图2所示的控制寄存器214中指定。
在SHR信号的下降边缘处完成SHR周期之后，AFE时钟信号到AFE电路212的传输及列寻址序列到列解码器的供应恢复(框808)。在根据本发明的实施例中，列地址序列在其在框802中被挂起之处恢复。视需要，在重新启动AFE时钟与恢复列寻址序列之间插入可编程或固定数目个AFE时钟周期。额外选项规定在重新启动AFE时钟与恢复列寻址序列之间供应对应于暗参考列的列地址，以便将暗信号数据提供到AFE输入。又另一选项是在重新启动AFE时钟与恢复列寻址序列之间将参考电压提供到AFE输入。
图9是以图形展示框802、804、806及808所描述的操作的时序图。图9的SH信号对应于图7的SHR信号或SHS信号。图9提供额外细节，且展示在图7的时间t4围绕SHR的下降边缘或在图7的时间t5围绕SHS的下降边缘的本发明的实施例。图9的实施例识别AFE电路212(图2)的管线本质，且在暂停AFE时钟之前刷新信号的管线。CMOS图像传感器中的增益级及ADC(例如，图4的增益级404、406及ADC 400)通常是使用开关电容器电路元件进行构造，因此，每一级引入一个时钟延迟。在图9所示的示范性时序图中，ADC OUT数据从ASP IN信号延迟了四个时钟循环，因此，模拟前端(AFE)管线延迟是四个时钟循环。应注意，AFE管线延迟可显著地大于四个时钟循环，其中10或15个时钟循环的管线延迟作为常见延迟。对于图9所示的实施例，使用四个时钟循环的AFE管线延迟来说明暂停列读出操作。
当在框802、804、806及808的上下文中进行考虑时，图9的SH信号应被视为SHR信号。如图9所示，在SHR取样周期结束之前的时间tA挂起列寻址序列(被识别为COLADDR)，如框802所描述。在图9所示的实施例中，在此时间将COLADDR设置为某非成像列P(有时被称为停驻列)。地址P可为参考列的地址，或地址P可选择提供参考电压的电路。到AFE电路212的AFE时钟信号(AFE CLOCK)继续持续一段时间，以便读出AFE管线的至少一部分，如框804所描述。在SHR取样周期结束之前的随后时间tB挂起AFE CLOCK，如框806所描述。与在时间tC的SHR取样周期结束同时或在时间tC的SHR取样周期结束之后不久，AFE CLOCK及COLADDR所示的列寻址序列恢复，如框808所描述。在图9所示的实施例中，提供在所恢复列寻址序列中的第一地址(R0及R1)是参考列的地址或选择提供参考电压的电路。这会将参考信号(例如，暗参考信号或参考电压)的一个或一个以上时钟周期提供到AFE电路212的输入。接着，在图9的时间tD，列寻址序列从其在时间tA被挂起之处继续下一顺序列地址。
其次，如框810所示，在SHS(取样信号电平)周期结束之前挂起供应到列解码器的列寻址序列。如同框802中的列寻址序列的相似挂起，存在若干选项来将信号提供到AFE电路212的输入，同时挂起列寻址序列。在挂起列寻址序列之后，到AFE的时钟继续，使得从AFE读出AFE的管线级的至少一部分的信号内容(框812)。
在已读出AFE管线的所有或一些内容之后，在SHS周期结束之前的M个时钟周期停止AFE时钟信号(框814)。为了在SHS周期结束之前的M个时钟周期停止AFE时钟，必须提早足够数目个时钟周期挂起列寻址序列以允许在停止所述时钟之前读出AFE管线的信号内容。如同框806中的AFE时钟的相似停止，存在若干选项来指定与框810、812及814相关联的时序参数。
在SHS信号的下降边缘处完成SHS周期之后，AFE时钟信号到AFE电路212的传输及列寻址序列到列解码器的供应恢复(框816)。在根据本发明的实施例中，列地址序列在其在框810中被挂起之处恢复。如同框808中在SHR周期之后AFE时钟的相似重新启动及列地址序列的相似恢复，存在若干选项来在重新启动AFE时钟与恢复列地址序列之间提供延迟且在此时间期间将暗信号或参考信号提供到AFE输入。
如同框802、804、806及808，图9是以图形展示框810、812、814及816所描述的操作的时序图，且图9的先前论述适用于对应框810、812、814及816。当在框810、812、814及816的上下文中进行考虑时，图9的SH信号应被视为SHS信号。
可重复挂起AFE时钟信号及列地址序列，直到已从像素阵列取样及读出所有信号为止。如结合图10及11更详细地所描述，在挂起AFE时钟控制信号及列地址序列时，可存储从每一输出电路所输出的像素数据。存储像素数据会选择性地延迟像素数据的输出以实现像素数据的不中断输出数据流。
如早先所描述，图9所示的实施例在每一取样周期结束时挂起传输到整个AFE的AFE时钟信号。根据本发明的其它实施例可挂起仅到AFE的一部分的AFE时钟信号。举例来说，可通过挂起仅到AFE的ASP部分的时钟而达成系统噪声的充分减少。
在根据本发明的一个或一个以上实施例中，图像传感器的输出可由无法处置数据流的中断的成像系统或处理系统接收，所述中断是由AFE时钟信号及列寻址序列的挂起造成。图10描绘用于通过使用数字缓冲器使来自图9的中断数据流连续的电路的框图。图11说明图10所示的电路的示范性时序图。
电路1000从图像传感器接收中断ADC输出ADC OUT(见图9)且输出所需非中断数据流DOUT(见图10及11)。在数字逻辑208(图2)中由AFE接口220接收从ADC 400所输出的ADC OUT。归因于列寻址序列的一个或一个以上挂起，此数据输出流将在其中具有一个或一个以上中断。此外，来自ADC 400的数据输出流将包含不是所需图像数据的一部分的数据，这是因为：当在关闭AFE时钟之前AFE管线缺少图像数据时，用来自停驻列或来自参考电压的信号填充AFE管线。必须废除此非所需数据。由AFE接口220捕捉的数据在被接收时存储在数字缓冲器222中。来自数字缓冲器222的每一数据行的读出在第一数据被写入所述缓冲器中之后的数个时钟周期开始，其中时钟周期的数目大于或等于在读出每一行期间挂起列地址序列的时钟周期的总数目，如图11所示。在根据本发明的实施例中，数字缓冲器222由具有可选择深度的先进先出(FIFO)存储器组成，但所属领域的技术人员将认识到，其它实施方案是可能的。
虽然图11展示从列寻址序列的单个中断恢复，但当取样像素行时，可进行多个中断。举例来说，当分离地取样像素重置及信号电平(例如，使用SHR及SHS信号)时，可发生多个中断。在多个中断的情况下，来自DOUT的输出数据的启动必须充分地延迟以预期所有列寻址中断的总组合时间。数字缓冲器222在同一行中的所有中断期间存储中断ADC输出ADC OUT。
现在参看图12，展示图2所示的替代取样及读出输出电路210的一部分的电路图。充当选择电路的列读取解码器1200包含选择参考电压VREFR 1202及VREFS 1204用于读出的功能性。使用参考电压而非用于停驻及启动的非成像列(图9及11的P及R)会确保提供到模拟前端电路212(图2)的信号电平保持受到良好控制且在模拟前端电路212的适当操作范围内。使用参考电压VREFR 1202及VREFS 1204会减轻在暂停之后提供启动像素的需要。
已特定地参考本发明的某些优选实施例而详细地描述了本发明，但应理解，可在本发明的精神及范围内实现变化及修改。举例来说，本文已关于重置信号及图像信号的并发取样及读出而描述了根据本发明的实施例。根据本发明的其它实施例并非限于这些信号。本发明的实施例可并发地读出及取样任何信号及任何数目个信号。
另外，已参考特定组件及电路而描述了所说明实施例。根据本发明的其它实施例并非限于这些特定组件。举例来说，在图5所示的实施例中可使用除了AND门以外的逻辑门及不同类型的开关。
零件表
100    图像捕捉装置
102    光
104    成像级
106    图像传感器
108    处理器
110    存储器
112    显示器
114    输入/输出(I/O)元件
200    像素
202    像素阵列
204    列解码器
206    行解码器
208    数字逻辑
210    取样及读出电路
212    模拟前端(AFE)
214    控制寄存器
216    时序发生器
218    模拟前端时钟控制器
220    模拟前端接口
222    数字缓冲器
300    有源区域
302    光敏像素列
304    光敏像素行
306    行参考区域
308    列参考区域
400    模/数转换器(ADC)
402    模拟信号处理器(ASP)
404    可变增益放大器
406    可变增益放大器
408    信号求和节点
410    数/模转换器(DAC)
500    取样开关
502    取样及保持电容器
504    读出开关
506    差动模拟输出总线
508    AND门
510    取样开关
512    取样及保持电容器
514    AND门
516    AND门
518    取样及保持电容器
520    AND门
522    AND门
524    取样开关
526    取样及保持电容器
528    AND门
530    取样及保持电容器
1000   非中断数据流输出电路
1200   列读取解码器
1202   参考电压
1204   参考电压

Claims (12)

1.一种图像传感器，其包括：
二维像素阵列，所述阵列包含多个列输出；
输出电路，其连接到每一列输出，其中每一输出电路经配置以操作并发取样及读取操作；
列解码器，其电连接到每一输出电路；
模拟前端AFE电路，其用于处理像素数据；
AFE时钟控制器，其用于将AFE时钟控制信号传输到所述AFE电路以实现所述像素数据的处理；及
时序发生器，其用于输出由所述列解码器接收的列地址序列，其中在取样操作期间，所述时序发生器挂起所述列地址序列，且随后在所述取样操作期间，所述AFE时钟控制器挂起所述AFE时钟控制信号，且与所述取样操作结束同时或在所述取样操作结束之后，所述AFE时钟控制器恢复所述AFE时钟控制信号且所述时序发生器恢复所述列地址序列。
2.根据权利要求1所述的图像传感器，其进一步包括经配置以选择性地存储来自所述AFE电路的所述像素数据的一部分的输出的数字缓冲器。
3.根据权利要求1所述的图像传感器，其进一步包括连接到每一列输出的多个取样开关。
4.根据权利要求3所述的图像传感器，其进一步包括连接到每一取样开关的取样及保持电容器。
5.根据权利要求4所述的图像传感器，其进一步包括连接到每一取样及保持电容器的读出开关。
6.根据权利要求5所述的图像传感器，其中选择信号用于激活相应读出开关，且所述列解码器按序列选择个别输出电路以读出先前所取样的像素信号。
7.根据权利要求1所述的图像传感器，其中所述图像传感器包含在图像捕捉装置中。
8.根据权利要求1所述的图像传感器，其进一步包括用于存储集体控制所述列地址序列及所述AFE时钟控制信号的所述挂起的相应开始及持续时间的一个或一个以上值的至少一个控制寄存器。
9.根据权利要求1所述的图像传感器，其进一步包括允许选择用于读出的参考电压的选择电路，其中所述参考电压经选择以供在挂起所述列地址序列的时间的至少一部分期间读出。
10.一种用于从图像传感器读出图像的方法，所述图像传感器包含具有多个列输出的二维像素阵列及连接到每一列输出的输出电路，其中每一输出电路经配置以操作并发取样及读取操作，所述方法包括：
在每一输出电路中起始并发取样及读取操作；
在第一取样操作期间，挂起列地址序列；
随后在所述第一取样操作期间，挂起AFE时钟控制信号；及
在所述第一取样操作完成时或之后，恢复所述AFE时钟控制信号及所述列地址序列。
11.根据权利要求9所述的方法，其进一步包括：
在第二取样操作期间，挂起列地址序列；
随后在所述第二取样操作期间，挂起AFE时钟控制信号；及
在所述第二取样操作完成时或之后，恢复所述AFE时钟控制信号及所述列地址序列。
12.根据权利要求10所述的方法，其进一步包括选择性地存储从每一输出电路输出的像素数据，同时挂起所述AFE时钟控制信号及所述列地址序列。
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