CN103139495A

CN103139495A - 具有仲裁时间错误修正的异步像素阵列

Info

Publication number: CN103139495A
Application number: CN2013100616803A
Authority: CN
Inventors: 徐江涛; 李东盛; 史再峰; 高静; 姚素英
Original assignee: Tianjin University
Current assignee: Tianjin University
Priority date: 2013-02-27
Filing date: 2013-02-27
Publication date: 2013-06-05
Anticipated expiration: 2033-02-27
Also published as: CN103139495B

Abstract

一种具有仲裁时间错误修正的异步像素阵列，包括：像素阵列、与所述的像素阵列相连的行仲裁选择器、与行仲裁选择器相连的行地址编码器、与所述的像素阵列相连的列仲裁选择器、与列仲裁选择器相连的列地址编码器和分别与像素阵列、行地址编码器、列地址编码器以及外部处理模块相连的外部通信准备模块，还设置有时间错误修正处理模块，所述的时间错误修正处理模块分别连接像素阵列、行地址编码器、列仲裁选择器、列地址编码器和外部通信准备模块。本发明实现了对从像素发出请求到被仲裁选择器选中这段时间的测量，从而实现了对由于等待仲裁而引起的时间错误的修正功能。该结构在光强较大且发生事件率较高的情况下，对精度的提高效果比较显著。

Description

具有仲裁时间错误修正的异步像素阵列

技术领域

本发明涉及一种异步像素阵列。特别是涉及一种构成新型异步CMOS图像传感器的具有仲裁时间错误修正的异步像素阵列。

背景技术

异步的CMOS图像传感器是一种全新的图像传感器，它放弃了传统图像传感器中基于帧的概念，取而代之的是利用AER（Address Event Representation，地址事件表示）的通信方式，实现像素根据实时光照变化情况，自主异步输出事件，用事件的时间信息表示光信息，这样能够克服传统图像传感器基于帧模式下的许多缺点和不足，如较大的数据冗余，测量速度受帧频限制等。

图1所示的为现有的一种较新的异步图像传感器像素阵列的架构，它主要包括：像素阵列、行仲裁选择器、行地址编码器、列仲裁选择器、列地址编码器和外部通信准备模块，像素部分又分为变化探测部分和光强测量部分组成。

图2所示为像素结构，它包括变化探测单元和光强探测单元，光强变化单元的功能是探测光强是否发生变化，光强探测单元的功能是用来进行一次曝光测量绝对光强。像素部分的基本的工作原理如下：当像素的变化探测单元探测到光强发生的变化达到设定的某一阈值，则控制光强探测单元进行一次光强测量，光强探测单元采用的是PWM型基于时间表示光强的图像传感器，它在一次测量周期内产生两个事件，每产生一个事件，像素就异步的产生请求信号，等待仲裁选择单元选中后，输出该事件信息。当图像传感器开始工作时，所有的像素同时实时开始对光强进行探测，没有任何时序控制，因此称其为异步工作。

仲裁选择器和地址编码器共同工作，实现对像素阵列中发出的请求选通和编码功能，其基本原理如下：像素阵列中某一像素发生事件时，首先产生行请求信号RR。若此时行仲裁选择器处于空闲状态，且仅接收到一个行请求信号时则立即选通该行，并返回确认选通信号RA，同时进行行地址编码；若行仲裁选择器处于空闲状态，但同时接收到两个或两个以上的行请求信号时，则立即选通其中一行，令其余行请求处于等待状态；若行仲裁选择器处于忙碌状态，则该行请求进入等待状态。选中的行的所有像素都会得到一个行确认RA信号，但是只有发生请求的像素可以产生列请求信号，像素根据发生事件的不同发出不同的请求信号RH或RL，列仲裁选择器的工作方式与行仲裁基本一致，这样，通过列仲裁选择器和列地址编码器，就得到一个对外的事件请求REQ和与之相对应的发生这个事件的像素地址和事件类型信息。

整个像素阵列就通过请求信号REQ和确认信号ACK与外部处理电路进行通信，利用总线将事件像素地址和事件类型信息输出。外部处理电路对各个事件进行时间标记，将事件的类型、事件的地址与事件的发生时间关联起来，作为一个反映光强的完整信息。采用这种异步架构的优点是：阵列可以实时探测光强，做到有光强变化才进行一次测量和输出，可以从根源上降低图像数据的冗余程度，并且没有帧频的限制，实现较高的时间精度。然而，这种结构也存在一个问题：当一个像素发生事件时，从发生事件到这个事件被输出到外部的时间是不确定的。如果输出总线处于空闲状态，这个延迟时间很短，一般在几ns，可以忽略不计；如果在某一时刻发生的事件率比较高，同时有多个事件发生，此时像素的请求信号就需要在仲裁选择器里等待被选通，因此，在外部给事件做时间标签时，就存在一个时间误差。这个时间误差对测量精度的影响程度受仲裁方式发生事件率、外部电路处理速度以及当时光强大小等因素的影响。对于这个时间错误，目前还没有很好的解决办法。

发明内容

本发明所要解决的技术问题是，提供一种在像素发生的异步事件时，减少由于仲裁等待而导致的时间错误，提高输出事件的时间精确度，提高图像还原精确度的具有仲裁时间错误修正的异步像素阵列。

本发明所采用的技术方案是：一种具有仲裁时间错误修正的异步像素阵列，包括：像素阵列、与所述的像素阵列相连的行仲裁选择器、与行仲裁选择器相连的行地址编码器、与所述的像素阵列相连的列仲裁选择器、与列仲裁选择器相连的列地址编码器和分别与像素阵列、行地址编码器、列地址编码器以及外部处理模块相连的外部通信准备模块，还设置有时间错误修正处理模块，所述的时间错误修正处理模块分别连接像素阵列、行地址编码器、列仲裁选择器、列地址编码器和外部通信准备模块。

所述的像素阵列的像素结构包括有依次连接的变化探测单元、光强探测单元和计数器，其中，所述的光强探测单元还分别连接时间错误修正处理模块、行仲裁选择器、列仲裁选择器和外部通信准备模块，所述的计数器还连接时间错误修正处理模块。

所述的时间错误修正处理模块包括有地址解码器和多路选择器，所述的列仲裁选择器的输出端RC分别连接地址解码器和多路选择器的控制端En，所述的行地址编码器的输出端ROW和列地址编码器的输出端COL均分别连接地址解码器和多路选择器的地址输入端Address，所述的地址解码器的输出端连接像素阵列中计数器的输入端RS和CS，所述的多路选择器的输入端连接

像素阵列中计数器的输出端C，所述的多路选择器的输出端Csel连接外部通信准备模块的输入端。

本发明的具有仲裁时间错误修正的异步像素阵列，通过增加像素内的计数器，实现了对从像素发出请求到被仲裁选择器选中这段时间的测量，并将测量结果输出到外部处理电路，在外部进行时间标记时进行修正，从而实现了对由于等待仲裁而引起的时间错误的修正功能。该结构在光强较大且发生事件率较高的情况下，对精度的提高效果比较显著。

附图说明

图1是现有技术的异步像素阵列的结构示意图；

图2是现有技术的像素内结构示意图；

图3是本发明的像素阵列结构示意图；

图4是本发明的像素内结构示意图；

图5是本发明的时间错误修正处理模块的结构示意图。

图中

1：像素阵列 2：行仲裁选择器

3：行地址编码器 4：列仲裁选择器

5：列地址编码器 6：外部通信准备模块

7：外部处理模块 8：时间错误修正处理模块

11：变化探测单元 12：光强探测单元

13：计数器 81：地址译码器

82：多路选择器

具体实施方式

下面结合实施例和附图对本发明的具有仲裁时间错误修正的异步像素阵列做出详细说明。

本发明的具有仲裁时间错误修正的异步像素阵列，是基于图1所示像素与阵列的1种改进结构，基本思路是在像素单元中增加一个时间错误修正单元，用于记录产生的时间错误，并在阵列中增加选中和读出电路（称为时间错误修正处理模块）将此信息与地址事件并行通过总线输出到外部，再由外部处理电路在进行时间标记时减去此时间错误的值，从而实现对标记时间的修正功能，提高还原图像的精度。

如图3所示，本发明的具有仲裁时间错误修正的异步像素阵列，包括：像素阵列1、与所述的像素阵列1相连的行仲裁选择器2、与行仲裁选择器2相连的行地址编码器3、与所述的像素阵列1相连的列仲裁选择器4、与列仲裁选择器4相连的列地址编码器5和分别与像素阵列1、行地址编码器3、列地址编码器5以及外部处理模块7相连的外部通信准备模块6，还设置有时间错误修正处理模块8，所述的时间错误修正处理模块8分别连接像素阵列1、行地址编码器3、列仲裁选择器4、列地址编码器5和外部通信准备模块6。

图3所示的具有仲裁时间错误修正的异步像素阵列，是在原有异步像素结构的基础上，增加了时间错误修正处理模块。假设像素阵列为n×n，其基本连接关系是：第i行所有像素的行请求信号RR合并成为一个信号输入到行仲裁选择器n个输入中的第i个输入Rreq_i，行仲裁选择器n个输出中的第i个输出信号Rack_i一方面连接到第i行中的各个像素的RA中，另一方面连接到行地址编码器的n个输入中的第i个输入RowAdd_i。第j列所有像素的列请求信号RH和RL分别合并成两个信号，分别连接到列仲裁选择器的2n个输入中的第j个和2j个输入Creq_j和Creq_2j，列仲裁选择器2n个输出中的第j个Cack_j一方面连接到列地址编码器的2n个输入中第j个输入Coladd_j，另一方面合并成一个信号连接到时间错误修正处理模块的输入RC端。行地址编码器和列地址编码器的输出一方面分别连接到时间错误修正处理模块的输入Rad和Cad，另一方面连接到总线上等待向外输出。时间错误修正处理模块的2n个输出CS_i和RS_i分别连接到n列的CS和n行的RS，如当前选中的是第i行、第j列，那么就是RS_i和CS_j信号有效，其余无效。另一个输出CA连接到外部通信准备模块。所有像素的时间误差修正n×n的输出个C_ij都连接到时间错误修正处理模块，它根据选中的地址仅选通对应地址的修正信息等待向外部输出。

如图4所示，所述的像素阵列1的像素结构包括有依次连接的变化探测单元11、光强探测单元12和计数器13，其中，所述的光强探测单元12还分别连接时间错误修正处理模块8、行仲裁选择器2、列仲裁选择器4和外部通信准备模块6，所述的计数器13还连接时间错误修正处理模块8。

图4所示的像素阵列的像素结构是在原有的变化探测单元和光强探测单元的基础上，增加了一个计数器，用于记录错误时间的长短。其变化探测单元的输出Rst与光强探测单元的输入Rst相连；光强探测单元的输出有RR，RH和RL，RR分别与像素内计数器的En和像素阵列中的行仲裁选择器的输入相连，RH和RL连接到列仲裁的输入端；光强探测单元的外部输入端有RA、AH和AL，RA与行仲裁选择器相连，AH和AL和外部通信模块相连。计数器的输出C与像素阵列的时间错误修正处理模块相连；计数器的外部输入有CS、RS和Clk，CS与RS分别与像素阵列的时间错误修正处理模块相连，Clk与外部时钟相连。

本发明的像素阵列的像素结构详细的工作原理是：上电后，变化探测单元开始对光强变化进行实时探测，当其变化超过设定的某一固定阈值时，就会自主复位，同时输出端Rst输出一个脉冲复位信号，该信号连接到光强探测单元的Rst端，将光强探测单元复位，使其开始一次测量。光强探测单元的工作原理与采用PWM方式的时间型图像传感器相似，即采用将PD节点的电压与参考电压比较的方法，在一个测量周期内切换一次参考电压，实现两次比较，比较器两次翻转产生的脉冲的时间差值就与光强成反比，这种方法可以减弱像素的固定模式噪声。当光强探测单元中的PD节点的电压下降至第一个参考电压时，光强探测单元的输出RR产生一个行请求信号，它一方面输出到像素阵列中的行仲裁选择单元中发出请求，另一方面在像素内连接到计数器的使能端En端，停止计数器复位，使其在时钟脉冲控制下开始计时。等到行仲裁选择器返回RA信号后，变化探测单元则产生列请求信号RH（若PD节点的电压下降至第二个参考电压时，产生的请求信号是RL），输出到像素阵列中的列仲裁选择单元中发出请求，等到列仲裁选择器选中该列，并由像素阵列的时间错误修正处理模块产生的RS和CS信号控制计数器停止计数，并选通该像素，将计数器的数据C和地址事件一起输出外部。

如图5所示，所述的时间错误修正处理模块8包括有地址译码器81和多路选择器82，所述的列仲裁选择器4的输出端RC分别连接地址译码器81和多路选择器82的控制端En，所述的行地址编码器3的输出端ROW和列地址编码器5的输出端COL均分别连接地址译码器81和多路选择器82的地址输入端Address，所述的地址译码器81的输出端连接像素阵列1中计数器13的输入端RS和CS，所述的多路选择器82的输入端连接像素阵列1中计数器13的输出端C，所述的多路选择器82的输出端Csel连接外部通信准备模块6的输入端。

列仲裁选择器4的输出信号RC分别连接地址译码器和多路选择器的控制端En，时间错误修正处理模块8的输入信号Rad和Cad分别连接到地址译码器和多路选择器的地址输入端Address（注意：这里的Cad是除去编码器得到的最高位的地址，因为其最高位表示其事件类型而非列地址），地址译码器的输出CS₁～CS_n和RS₁～RS_n就是时间错误修正处理模块8的输出，连接到像素阵列的像素结构对应的CS和RS信号。像素阵列的像素结构的输入C₁₁…C_ij…C_nn连接到n×n多路选择器(对于较大的像素阵列可以采用多个多路选择器级联的方式)的输入端，多路选择器82的输出端Csel就是时间错误修正处理模块8的输出，连接到外部通信准备模块。

结合图2、图3和图4，详细描述一下本发明的具有仲裁时间错误修正的异步像素阵列的工作原理。当像素阵列中有像素发出行请求RR信号时：若此时行仲裁选择器处于空闲状态，且仅接收到一个行请求信号时则立即选通该行，并返回确认选通信号RA，同时进行行地址编码；若行仲裁选择器处于空闲状态，但同时接收到两个或两个以上的行请求信号时，则立即选通其中一行，令其余行请求处于等待状态；若行仲裁选择器处于忙碌状态，则该行请求进入等待状态。选中的行的所有像素都会得到一个行确认RA信号，但是只有发生请求的像素可以产生列请求信号。如果像素是因为光强探测单元探测到电压比较器的第一次翻转而产生的事件，则像素在列端产生RH信号，如果像素是因为光强探测单元探测到电压比较器的第二翻转而产生的事件，则像素在列端产生RL信号，但同一个像素在同一时刻只可能产生二者之一。列仲裁选择器接受到同一行一个或多个像素发出的列请求信号后，如果只有一个像素请求，则选通此列，并由列地址编码器对列地址进行编码，如果有多个像素请求，则按照仲裁规则优先选中一列，令其余列处于等待状态。列地址编码遵循这样一个规则，即将同一列的RH与RL信号编码为除最高位不同外，其余各位全部相同，这样列地址编码器得到编码信息中，最高位表示事件类型，其余位表示的是列地址信息。列仲裁选择器选中的列信号RH或RL对应有一个输出确认信号Cack_j，此信号一方面进入时间错误修正处理模块合并成为信号RC，表示有请求发生，并且已经完成地址编码，另一方面进入到外部通信准备模块中，等待收到外部接受确认ACK信号后，再返回到所在的列中复位对应的列请求信号。时间错误修正处理模块接受到RC信号和行列地址信号后，利用地址译码器对行列地址解码发出行列停止计时的信号RS_i和CS_j，使得对应像素的计时单元停止计时，另一方面利用多路选择器选通对应像素的计时结果C_ij，将其输出给外部通信准备模块，以备对外输出。外部通信准备模块接收到时间错误修正处理模块发出的AC信号和C_ij数据后，就开始对外发出REQ请求信号，表示一组地址事件信息已经准备就绪，外部处理电路接收到REQ后，利用总线传输接收数据后，反馈ACK信号，外部通信准备模块接受到ACK信号后，向对应发出请求的列返回AH或者AL信号。像素单元接收到AH或AL后，就会停止请求信号RR和RH（RL）的发出，从而消除该行或该列对仲裁选择器的占用，如果是AH信号，还需要控制比较器的参考电压切换到较低值。外部处理电路得到地址事件信息后，在对其进行时间标记时，用外部计时器中的时间减去随地址事件信息中传输出的修正时间C，得到的结果标记给这次事件，这样就完成了对时间错误的修正。

例如，对于一个128×128的像素阵列，共有16,384个像素，如果外部处理电路的工作时钟为50MHz，即后端处理的时钟最低分辨为20ns，如果不采用仲裁的时间错误修正，假设在同一时刻内，有1%的像素发出了事件请求，那么就是有163个像素参与仲裁，就有162个像素需要等待，假设外部处理一个事件需要两个时钟周期，就是40ns，那么其中一个像素的等待时间可以达到162*40ns，就是约6.5us，如果对于较弱的光强信号，如10lux，可能光强基于时间表示可能需要几十到几百个毫秒，6.5us的误差体现在光强中可能不到0.01%，可以忽略不计，但如果是对于1000lux，甚至更大的光照强度，可能此时的光强基于时间表示可能只要几百微秒到几个毫秒，而如果对于较强的光强信号，这样6.5us的误差可能体现在光强中就达到1%，甚至更多。而如果像素发生的事件率更高一些，那个这个误差也会相应线性提高，这对于图像精度的影响就比较大了。

所以，如果在像素中增加一个8位的计数器，并将其输入时钟脉冲周期设置为的外部信号处理时钟周期的二倍，那么每个像素的最大时间错误修正可以达到256*40ns，即大约10us。当像素阵列发生事件的像素不超过1.8%时，可以做到对仲裁时间错误的完全修正，并且修正的精度可以达到两个外部周期以内，即精度达40ns，这个时间误差即使对于1000lux光照强度下的光强信息，其光强误差也不会超过0.01%。即使像素发生事件的像素超过了1.8%，也可以对那些等待时间发生溢出的像素做出部分的修正，以提高其精度。如果对图像精度要求很高，可以直接对时间错误修正溢出的像素数据做舍弃处理。

Claims

1.一种具有仲裁时间错误修正的异步像素阵列，包括：像素阵列（1）、与所述的像素阵列（1）相连的行仲裁选择器（2）、与行仲裁选择器（2）相连的行地址编码器（3）、与所述的像素阵列（1）相连的列仲裁选择器（4）、与列仲裁选择器（4）相连的列地址编码器（5）和分别与像素阵列（1）、行地址编码器（3）、列地址编码器（5）以及外部处理模块（7）相连的外部通信准备模块（6），其特征在于，还设置有时间错误修正处理模块（8），所述的时间错误修正处理模块（8）分别连接像素阵列（1）、行地址编码器（3）、列仲裁选择器（4）、列地址编码器（5）和外部通信准备模块（6）。

2.根据权利要求1所述的具有仲裁时间错误修正的异步像素阵列，其特征在于，所述的像素阵列（1）的像素结构包括有依次连接的变化探测单元（11）、光强探测单元（12）和计数器（13），其中，所述的光强探测单元（12）还分别连接时间错误修正处理模块（8）、行仲裁选择器（2）、列仲裁选择器（4）和外部通信准备模块（6），所述的计数器（13）还连接时间错误修正处理模块（8）。

3.根据权利要求1所述的具有仲裁时间错误修正的异步像素阵列，其特征在于，所述的时间错误修正处理模块（8）包括有地址解码器（81）和多路选择器（82），所述的列仲裁选择器（4）的输出端RC分别连接地址解码器（81）和多路选择器（82）的控制端En，所述的行地址编码器（3）的输出端ROW和列地址编码器（5）的输出端COL均分别连接地址解码器（81）和多路选择器（82）的地址输入端Address，所述的地址解码器（81）的输出端连接像素阵列（1）中计数器（13）的输入端RS和CS，所述的多路选择器（82）的输入端连接像素阵列（1）中计数器（13）的输出端C，所述的多路选择器（82）的输出端Csel连接外部通信准备模块（6）的输入端。