CN102683200A - 用于处理绝缘体上半导体结构的工艺 - Google Patents
用于处理绝缘体上半导体结构的工艺 Download PDFInfo
- Publication number
- CN102683200A CN102683200A CN201210021387XA CN201210021387A CN102683200A CN 102683200 A CN102683200 A CN 102683200A CN 201210021387X A CN201210021387X A CN 201210021387XA CN 201210021387 A CN201210021387 A CN 201210021387A CN 102683200 A CN102683200 A CN 102683200A
- Authority
- CN
- China
- Prior art keywords
- layer
- zone
- oxide
- thin layer
- semi
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Granted
Links
- 239000012212 insulator Substances 0.000 title claims abstract description 11
- 238000000034 method Methods 0.000 title abstract description 15
- 230000008569 process Effects 0.000 title abstract description 13
- 239000004065 semiconductor Substances 0.000 claims abstract description 46
- QVGXLLKOCUKJST-UHFFFAOYSA-N atomic oxygen Chemical compound [O] QVGXLLKOCUKJST-UHFFFAOYSA-N 0.000 claims abstract description 34
- 239000001301 oxygen Substances 0.000 claims abstract description 34
- 229910052760 oxygen Inorganic materials 0.000 claims abstract description 34
- 150000004767 nitrides Chemical class 0.000 claims abstract description 23
- 238000009792 diffusion process Methods 0.000 claims abstract description 22
- IJGRMHOSHXDMSA-UHFFFAOYSA-N Atomic nitrogen Chemical compound N#N IJGRMHOSHXDMSA-UHFFFAOYSA-N 0.000 claims description 44
- 238000005516 engineering process Methods 0.000 claims description 33
- 239000000758 substrate Substances 0.000 claims description 31
- MWUXSHHQAYIFBG-UHFFFAOYSA-N Nitric oxide Chemical compound O=[N] MWUXSHHQAYIFBG-UHFFFAOYSA-N 0.000 claims description 27
- 229910052757 nitrogen Inorganic materials 0.000 claims description 22
- 238000010438 heat treatment Methods 0.000 claims description 12
- 230000015572 biosynthetic process Effects 0.000 claims description 9
- 238000000137 annealing Methods 0.000 claims description 4
- 238000007669 thermal treatment Methods 0.000 abstract 1
- 238000000354 decomposition reaction Methods 0.000 description 12
- 238000012545 processing Methods 0.000 description 9
- 230000002950 deficient Effects 0.000 description 8
- 239000000463 material Substances 0.000 description 8
- 230000003647 oxidation Effects 0.000 description 7
- 238000007254 oxidation reaction Methods 0.000 description 7
- XKRFYHLGVUSROY-UHFFFAOYSA-N Argon Chemical compound [Ar] XKRFYHLGVUSROY-UHFFFAOYSA-N 0.000 description 6
- 229910052710 silicon Inorganic materials 0.000 description 6
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 description 5
- 238000005498 polishing Methods 0.000 description 5
- 239000007789 gas Substances 0.000 description 4
- 239000010703 silicon Substances 0.000 description 4
- 229910052786 argon Inorganic materials 0.000 description 3
- 239000004020 conductor Substances 0.000 description 3
- 230000008021 deposition Effects 0.000 description 3
- 235000012431 wafers Nutrition 0.000 description 3
- VYPSYNLAJGMNEJ-UHFFFAOYSA-N Silicium dioxide Chemical compound O=[Si]=O VYPSYNLAJGMNEJ-UHFFFAOYSA-N 0.000 description 2
- 125000004429 atom Chemical group 0.000 description 2
- 230000008901 benefit Effects 0.000 description 2
- 210000000746 body region Anatomy 0.000 description 2
- 230000008859 change Effects 0.000 description 2
- 238000004140 cleaning Methods 0.000 description 2
- 239000011248 coating agent Substances 0.000 description 2
- 238000000576 coating method Methods 0.000 description 2
- 230000000295 complement effect Effects 0.000 description 2
- 238000001035 drying Methods 0.000 description 2
- 230000000694 effects Effects 0.000 description 2
- 239000000203 mixture Substances 0.000 description 2
- 230000001590 oxidative effect Effects 0.000 description 2
- 238000001020 plasma etching Methods 0.000 description 2
- 230000009467 reduction Effects 0.000 description 2
- 239000000126 substance Substances 0.000 description 2
- 238000012360 testing method Methods 0.000 description 2
- 238000012876 topography Methods 0.000 description 2
- UFHFLCQGNIYNRP-UHFFFAOYSA-N Hydrogen Chemical compound [H][H] UFHFLCQGNIYNRP-UHFFFAOYSA-N 0.000 description 1
- 229910004298 SiO 2 Inorganic materials 0.000 description 1
- 229910000577 Silicon-germanium Inorganic materials 0.000 description 1
- 238000013459 approach Methods 0.000 description 1
- 238000006701 autoxidation reaction Methods 0.000 description 1
- 238000003486 chemical etching Methods 0.000 description 1
- 239000002131 composite material Substances 0.000 description 1
- 150000001875 compounds Chemical class 0.000 description 1
- 238000013461 design Methods 0.000 description 1
- 238000004090 dissolution Methods 0.000 description 1
- 238000005530 etching Methods 0.000 description 1
- 230000006870 function Effects 0.000 description 1
- 229910052732 germanium Inorganic materials 0.000 description 1
- 239000001257 hydrogen Substances 0.000 description 1
- 229910052739 hydrogen Inorganic materials 0.000 description 1
- 230000004807 localization Effects 0.000 description 1
- 230000007246 mechanism Effects 0.000 description 1
- 125000004433 nitrogen atom Chemical group N* 0.000 description 1
- 238000005457 optimization Methods 0.000 description 1
- 125000004430 oxygen atom Chemical group O* 0.000 description 1
- 230000008439 repair process Effects 0.000 description 1
- 229910052594 sapphire Inorganic materials 0.000 description 1
- 239000010980 sapphire Substances 0.000 description 1
- 235000012239 silicon dioxide Nutrition 0.000 description 1
- 239000000377 silicon dioxide Substances 0.000 description 1
- 239000007787 solid Substances 0.000 description 1
- 230000003746 surface roughness Effects 0.000 description 1
- 230000000699 topical effect Effects 0.000 description 1
- 238000012546 transfer Methods 0.000 description 1
Images
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
- H01L21/77—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate
- H01L21/78—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices
- H01L21/82—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components
- H01L21/84—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components the substrate being other than a semiconductor body, e.g. being an insulating body
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
- H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
- H01L21/76—Making of isolation regions between components
- H01L21/762—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers
- H01L21/7624—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers using semiconductor on insulator [SOI] technology
- H01L21/76243—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers using semiconductor on insulator [SOI] technology using silicon implanted buried insulating layers, e.g. oxide layers, i.e. SIMOX techniques
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
- H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
- H01L27/12—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being other than a semiconductor body, e.g. an insulating body
Landscapes
- Engineering & Computer Science (AREA)
- Power Engineering (AREA)
- Microelectronics & Electronic Packaging (AREA)
- General Physics & Mathematics (AREA)
- Condensed Matter Physics & Semiconductors (AREA)
- Computer Hardware Design (AREA)
- Physics & Mathematics (AREA)
- Manufacturing & Machinery (AREA)
- Thin Film Transistor (AREA)
- Element Separation (AREA)
- Formation Of Insulating Films (AREA)
- Semiconductor Memories (AREA)
- Insulated Gate Type Field-Effect Transistor (AREA)
Abstract
本发明涉及一种用于处理绝缘体上半导体结构的工艺,所述工艺包括以下步骤:(i)在薄层(3)的表面上形成掩模(4),以限定所述薄层的被称作被暴露区域的区域(3a)和被所述掩模覆盖的区域(3b);以及(ii)应用热处理,以使得氧化物或氮氧化物层(2)中的至少部分氧扩散穿过被暴露区域(3a)。在步骤(ii)之前或在步骤(ii)期间,在所述被暴露区域(3a)上形成所述薄层(3)的所述半导体的氮化物或氮氧化物层(5),所述层(5)的厚度使得穿过被暴露区域(3a)的氧扩散速率与穿过被所述掩模(4)覆盖的所述区域(3b)的氧扩散速率之比大于2。
Description
技术领域
本发明涉及一种用于处理连续包括支撑基板、半导体氧化物或氮氧化物的层和所述半导体的薄半导体层的绝缘体上半导体(SeOI)结构的工艺,其中,在受控的温度和时间条件下,在还原的氧气氛中应用热处理,以造成氧化物或氮氧化物层中的至少部分氧扩散穿过薄半导体层,由此导致掩埋的氧化物或氮氧化物层的完全或部分分解(即,消失)。
背景技术
有利地,可以局部应用以上提及的处理,即,以便部分或完全地分解SeOI结构的与所需图案对应的限定区域中的氧化物或氮氧化物层,同时保留其它区域中的初始氧化物或氮氧化物层。这随后被称作氧化物或氮氧化物层的“局部分解”。
要指明的是,表述“氮氧化物”被理解为意指具有通式(Se)OxNy的化合物,其中,Se是所考虑的半导体(例如,硅)的符号,并且其中,x和y分别是非零的氧含量和氮含量。氧化物对应于y=0的情况。
依据这种处理步骤,可以得到如图1中所示的SeOI结构,该SeOI结构具有厚度可变的氧化物或氮氧化物层(在局部分解的情况下),或者甚至可以得到如图2中所示的混合结构,即,包括保留了氧化物或氮氧化物层的“SeOI”区域和氧化物或氮氧化物层已完全分解的区域二者。
在氮氧化物层的情况下,氮还扩散穿过半导体的薄层,使得在分解处理之后,氧化物或氮氧化物转变成所考虑的半导体。
图1的SeOI结构包括支撑基板1、氧化物或氮氧化物层2(厚度已由于分解处理而局部减小)和薄半导体层3。
图2的混合结构包括支撑基板1和薄半导体层3,在支撑基板1和薄半导体层3之间,在某些区域中保留了氧化物或氮氧化物层2(从而允许形成“SeOI”区域),而在其它区域中氧化物或氮氧化物层2已完全分解(允许形成标为B的体半导体区域)。
可以采用这种结构来制造在同一晶圆上需要不同基板的电子元件(例如,“存储器”元件和逻辑元件)。
换言之,能够对分别在同一芯片内的SeOI基板上和体基板上操作的电路进行共集成(co-integration)。
因此,局部分解的优点在于,为集成电路的制造商提供了包括“体”区域和“SeOI”区域的晶圆,使得将能够在这些区域上构造需要体区域的元件和需要SeOI区域的元件二者,同时保留集成电路的制造商的经尝试和经测试的技术。
具体来讲,局部分解技术的精确度使得可以将体区域和SeOI区域限定成元件级。
通常,通过在薄半导体层的表面上形成掩模,随后通过应用热处理来促使氧从氧化物或氮氧化物层向着半导体层的表面扩散,从而实现局部分解。
由于掩模通常由对氧扩散形成全部或部分阻挡的材料制成,因此氧可以容易地只穿过薄半导体层的被暴露区域,即,没有被掩模覆盖的那些区域。然而,在掩模允许氧部分扩散的情况下,确保了与因为没有掩模所以分解更容易的被暴露(无掩模)区域的分解速率相比低得多的分解速率。
文献WO 2008/114099描述了这种工艺,其中,通过氧化法得到掩模并且该掩模完全阻挡了扩散。
然而,使用这种掩模可能具有某些缺陷,包括在薄半导体层中在掩模边缘处出现沟槽。
这些沟槽可能存在以下几个成因:由于半导体造成掩模被润湿、掩模和半导体之间发生反应等等。
在每种情况下,半导体原子的表面迁移率高,这是产生这些沟槽的原因。
所述表面迁移率取决于温度和处理的减少或减弱的氧化气氛。
对于在薄半导体层上构造元件而言,这些形貌的缺陷是有害的,这些缺陷的深度可以达到半导体层的厚度。
具体来讲,掩模边缘缺陷放大了表面的表面形貌变化。
这种变化使得难以执行随后的电路构造步骤,并且可能导致半导体的去湿,即,失去在薄导体层中的凝聚力(cohesion),从而发生分离,而在氧化物或氮氧化物层的表面上形成小滴(droplet)。
为了去除这些形貌缺陷或使这些形貌缺陷最少,难以想象到用于将表面平面化(以防止由于半导体层的下陷而造成高度差)的化学机械抛光,这是因为化学机械抛光将会去除半导体层太多的厚度,该层的初始厚度被选择为较小以有助于氧扩散。
此外,抛光往往会降低半导体层的厚度均匀度。
因此,寻求的是一种没有上述缺陷的、用于局部分解氧化物或氮氧化物层的工艺。
因而,本发明的一个目的在于提供一种局部分解工艺,在此工艺之后,薄半导体层表面的表面形貌得以改善。
发明内容
根据本发明,提供了一种用于处理绝缘体上半导体结构的工艺,所述结构连续包括支撑基板、半导体的氧化物或氮氧化物层和所述半导体的薄半导体层,所述工艺包括以下步骤:
(i)在所述薄层的表面上形成掩模,以限定所述薄层的没有被所述掩模覆盖的并且根据第一图案来分布的被称作被暴露区域的区域和被所述掩模覆盖并且根据与所述第一图案互补的第二图案来分布的区域;以及
(ii)在惰性或还原性气氛中并且在受控的温度和时间条件下,应用热处理,以使得所述氧化物或氮氧化物层中的至少部分氧扩散穿过所述薄半导体层的被暴露区域,从而导致根据所述第一图案布置的所述氧化物或氮氧化物层的区域中的氧化物或氮氧化物的厚度减小,
所述工艺的特征在于,在步骤(ii)之前或在步骤(ii)期间,在所述被暴露区域上形成所述薄层的所述半导体的氮化物或氮氧化物层,所述氮化物或氮氧化物层的厚度使得穿过所述薄层的被暴露区域的氧扩散速率与穿过被所述掩模覆盖的所述区域的氧扩散速率之比大于或等于2。
根据本发明的第一实现方式,在应用步骤(ii)的热处理之前,执行形成所述薄层的所述半导体的氮化物或氮氧化物层的步骤。
可供选择地,在步骤(ii)的热处理的至少一部分期间,执行形成所述薄层的所述半导体的氮化物或氮氧化物层的步骤。
可以用以下方式中的一个来形成所述薄层的所述半导体的氮化物或氮氧化物层:
-通过将所述薄层的被暴露区域暴露于含有氮的气氛中;
-通过将氮等离子体施加到所述薄层;或
-通过在含有氮的气氛中进行退火。
根据变形形式,步骤(ii)的热处理的所述气氛含有氮,使得在步骤(ii)期间,在所述被暴露区域的表面上形成所述薄层的所述半导体的氮化物或氮氧化物层。
因此,在包含浓度优选地处于0.1%至1%之间的氮的气氛中,在1100℃至1300℃之间的温度下,可以执行步骤(ii)的处理5分钟至500分钟之间的时间。
附图说明
根据随后参照附图的详细描述,本发明的其它特征和优点将变得清楚,在这些附图中:
图1是通过本发明得到的第一类型的结构的剖视图;
图2是通过本发明得到的第二类型的结构的剖视图;
图3示出根据限定图案的薄半导体层上的掩模的第一实施例;
图4示出在图3中的结构的薄半导体层的被暴露区域上形成氮化物或氮氧化物层;
图5示出根据限定图案的薄半导体层上的掩模的第二实施例;以及
图6示出在图5中的结构的薄半导体层的被暴露区域上形成氮化物或氮氧化物层。
为了有助于示出实施方式,不必按比例示出不同的层。
具体实施方式
绝缘体上半导体结构
参照图3,对绝缘体上半导体结构(SeOI)应用分解处理,该SeOI从其基部到其表面连续地包括:支撑基板1;半导体氧化物或氮氧化物层2;以及半导体层3,该半导体层3已经预先被局部化掩模覆盖。
支撑基板1基本上为SeOI结构提供了刚性。
为此目的,其厚度通常为大约几百微米。
支撑基板可以是体基板或者还可以是复合基板(即,包括至少两层不同材料的多层)。
因此,支撑基板可以包括以下材料中的一种:Si、GaN或蓝宝石(处于其单晶或多晶形式)。
半导体层3包括至少一种半导体,如,Si、Ge或SiGe。
可选地,半导体层3可以是复合物,即,其可以包括半导体的多层。
半导体层的材料可以是单晶或多晶非晶。其可以是多孔的或非多孔的、掺杂的或非掺杂的。
尤为有利的是,半导体层适于接收电子元件。
薄半导体层的厚度为5nm至200nm之间,优选地为30nm至100nm之间,以使得能够充分地快速扩散氧。
氧化物或氮氧化物层2被掩埋在支撑基板1和半导体层3之间的结构中;因此,在本领域的语境下,其通常由缩写BOX(掩埋的氧化物)来指代。
层2由形成薄层3的半导体的氧化物或氮氧化物形成,使得在薄层中的所述氮化物或氮氧化物可以发生分解。
为了限制分解处理的持续时间,SeOI结构的氧化物或氮氧化物层通常是薄的或超薄的,即,其厚度在5nm至100nm之间,优选地在10nm至25nm之间。
通过本领域的技术人员已知的任何层转移技术(包含接合(bonding))来构造SeOI结构。
在这些技术之中,可能涉及SmartCutTM工艺,该工艺主要包括以下步骤:
i)在支撑基板或在包括半导体层的供体基板上,形成氧化物或氮氧化物层;
ii)在供体基板中形成弱化区域,该弱化区域限定将被转移的薄半导体层;
iii)将供体基板接合到支撑基板,氧化物或氮氧化物层位于接合界面上;以及
iv)使供体基板沿着弱化区域断裂,以将薄半导体层转移到支撑基板。
该工艺是本领域的技术人员已知的,因此在此将不再详细描述。例如,读者可参照“Silicon-On-Insulator Technology:Materials to VLSI”(第50-51页,Jean-Pierre Colinge著,第二版,KluwerAcademic出版社)。
还可以采用包括以下步骤的工艺:将包括半导体层的供体基板接合到支撑基板,使这些基板中的一个和/或另一个被氧化物或氮氧化物层覆盖,然后经由供体基板的背面减小供体基板的厚度,以只在支撑基板上留下薄半导体层。
然后,可以使由此得到的SeOI结构经受传统的修整处理(抛光、平面化、清洁等)。
在用于形成SeOI结构的这些工艺中,通过热氧化(在这种情况下,所述氧化物是基板材料在经受氧化后得到的氧化物)或者通过沉积(例如,二氧化硅(SiO2)的沉积),在供体基板或在支撑基板上形成氧化物层。
所述氧化物层还可以是由于供体基板和/或支撑基板在接触大气时发生自然氧化导致的自然氧化物层。
可以使用任何合适的工艺来形成氮氧化物层,例如,氮氧化物沉积、氧化后进行氮化、或者将氧化物暴露于氮等离子体。
相比之下,对通过SIMOX工艺得到的SOI结构执行的测试不能观察到氧化物的分解,这是归因于氧化物质量较差,而较差的氧化物质量是由于氧化物的得到方式而导致的。就这方面而言,读者可以参照L.Zhong等人在Applied Physics Letters 67,3951(1995)中的文章。
要指明的是,在执行接合之前,可以在接触表面中的一个和/或另一个上实现本领域技术人员熟知的清洁或等离子体活化步骤,以增加接合能量。
在其余的描述中,向其中薄半导体层3由硅制成的结构(即,绝缘体上硅(SOI)结构)应用分解处理将被当作示例。
掩模形成
如图3中所示,掩模4形成在薄层3的表面上,以覆盖该表面的区域3b,氧不必扩散穿过该区域3b,或者至少该区域3b必须具有比被暴露区域3a的扩散速率低得多的扩散速率。
薄层3的表面的没有被掩模4覆盖的区域3a被称作“被暴露”区域。
根据其中需要分解氧化物或氮氧化物层的全部或部分厚度的图案来分布所述区域3a,所述区域3a必须允许容易扩散氧化物或氮氧化物层2的氧和氮(如果需要的话)。
换言之,根据与其中需要分解氧化物或氮氧化物层的全部或部分厚度的图案互补的图案,在薄层3上分布掩模4。
为此目的,由对于来自基板的氧形成阻挡的材料制成掩模。
例如(但非排他性地),根据文献WO 2008/114099和WO 2010/034696中描述的工艺之一来形成掩模。
因此,根据第一实施方式,通过在薄层3的表面上局部沉积氮化物或氧化物来产生掩模。
根据图5中所示的第二实施方式,通过对薄层3b的多个区域进行热氧化来形成掩模,区域3a旨在形成被保护而免受这种氧化的被暴露区域。
相对于之前的实施方式,形成这种掩模包括消耗薄层3的小厚度,从而导致掩模被部分“掩埋”在薄层3中。
根据第三实施方式(在此未示出),掩模包括薄层3的比氧和氮(如果需要的话)原子必须从掩埋的氧化物或氮氧化物层扩散穿过的区域厚的区域。
对被暴露区域的处理
参照图4,或者适当地参照图6,在已经形成掩模4之后,对薄层3的被暴露区域3应用处理,所述处理的目的是在所述区域3a的表面上形成层3的半导体的氮化物或氮氧化物的薄层5。
根据第一实施方式,在实现分解热处理之前,执行所述处理。
所述处理可以包括应用氮等离子体。
以举例的方式,在50毫托的压力下,在500W下应用N2RIE(反应离子蚀刻)等离子体30秒。
可供选择地,所述处理可以包括氮退火。
例如,在含有99%的氩气和1%的氮气的气氛中,在1000℃下,执行所述氮退火半小时。
根据第二实施方式,在分解热处理期间,实现对被暴露区域的处理。
为此目的,在热处理的全部或部分期间内,将氮气引入到分解处理的惰性气氛或者还原性气氛中。
氮的浓度通常处于0.1%至1%之间。
例如,在含有0.1%至1%氮的氩气气氛中,在1100℃至1300℃之间的温度下,执行分解热处理1小时。
氮的浓度作为温度的函数而变化:温度越高,浓度越高。
由此在被暴露区域3a的表面上形成的氮化物或氮氧化物层5的厚度通常在1nm至10nm之间。
这使得所得到的穿过被暴露区域3a的氧扩散速率与穿过掩模4所覆盖的区域3b的氧扩散速率之比大于或等于2。
分解热处理
对于热处理,将SOI结构放置在炉子中,在该炉子中,产生气流以形成惰性或还原性气氛。
因此,气流可以包括氩气、氢气和/或这些气体的混合物,并且如果需要的话,还包括氮气。
重要的是,注意到仅当气氛中的氧浓度与氧化物或氮氧化物层的表面处的氧浓度之间存在足够的梯度时,即,当气氛的氧含量足够低时,掩埋的层才分解。
因此,认为炉子中气氛的氧含量必须低于某一合适的阈值,例如,约10ppm,当考虑到泄漏时,该阈值意指气流的氧含量必须低于1ppb。
就这方面而言,可以参照Ludsteck等人在Applied Physics期刊第95卷、第5期(2004年3月)中的文章“Growth model for thin oxides and oxide optimization”。
在常规的炉子中,不能得到这些条件,常规的炉子产生的泄漏太多,以至于不能实现这种低氧含量-炉子必须针对最优气密性而进行特别的设计(减少部件数量以避免联接、使用一体化部件等等)。
相比之下,气氛中过高的氧浓度(高于上述阈值,例如为大约10ppm)使分解停止并且促使被暴露的硅发生氧化。
在O.Kononchuk等人所著的在Solid State Phenomena第131-133(2008)卷、第113-118页的文章“Internal Dissolution of Buried Oxide in SOI Wafers”(读者可以参照)中,详细描述了SOI结构中的氧化物分解的机理。
在热处理的作用下,氧化物或氮氧化物层的氧原子(如果合适的话,以及氮原子)穿过薄层3扩散到被氮化物或氮氧化物层5所覆盖的区域中。
层5足够薄,使得即使层5使扩散变慢,层5也允许比穿过掩模4可能的扩散速度快的扩散速度。
为了使分解令人满意,认为穿过层5所覆盖的区域的扩散速率与穿过掩模4所覆盖的区域的扩散速率之比必须大于大约2。
在被暴露区域中,由于存在层5而导致的分解速率的降低具体地取决于层5的材料及其厚度。
根据掩埋的氮氧化物层的分解速率来计算穿过表面层的氧扩散的速率。
分解模型是已知的并且经校准的。
当本领域的技术人员对表面的化学性质进行改变时,他能够通过测量所观察到的分解速率和在没有进行任何改变的情况下预期的分解速率之差来确定该层对氧扩散的作用。
此外,层5降低了薄层3的硅原子或半导体的表面迁移率。
因此,防止了或至少大大减少了上述的形貌缺陷、沟槽的形成和去湿现象。
因而,为了分解厚度为100nm的硅薄层下面的厚度为2nm的氧化物,热处理的条件是:在1100℃下进行2小时,在1200℃下进行10分钟或者在1250℃下进行4分钟。
然而,应该注意,这些值具体地取决于分解炉子中的剩余氧气浓度和层5的性质。因此,也观察到较大的分解厚度。
在分解处理之后,通过任何合适的方式(如,蚀刻)来去除掩模4和氮化物或氮氧化物层5。
因而,即使形成层5可能增加半导体层3的表面粗糙度,也可以通过(例如)化学蚀刻来修复该粗糙度。
最后,为了为薄层3提供平面的表面和令人满意的粗糙度,通常需要平面化步骤。为此目的,可以采用任何合适的方法(抛光、化学修磨(thinning)等)。
Claims (8)
1.一种用于处理绝缘体上半导体结构的工艺,所述绝缘体上半导体结构连续包括支撑基板(1)、半导体的氧化物或氮氧化物层(2)和所述半导体的薄半导体层(3),所述工艺包括以下步骤:
(i)在所述薄层(3)的表面上形成掩模(4),以限定所述薄层的区域(3a)和区域(3b),所述区域(3a)被称作没有被所述掩模覆盖的被暴露区域,并且根据第一图案来分布,所述区域(3b)被所述掩模覆盖并且根据与所述第一图案互补的第二图案来分布;以及
(ii)在惰性或还原性气氛中并且在受控的温度和时间条件下,应用热处理,以使得所述氧化物或氮氧化物层(2)中的至少部分氧扩散穿过所述薄半导体层的被暴露区域(3a),从而导致根据所述第一图案布置的所述氧化物或氮氧化物层(2)的区域(2b)中的氧化物或氮氧化物的厚度减小,
所述工艺的特征在于,在步骤(ii)之前或在步骤(ii)期间,在所述被暴露区域(3a)上形成所述薄层(3)的所述半导体的氮化物或氮氧化物层(5),所述氮化物或氮氧化物层(5)的厚度使得穿过所述薄层(3)的被暴露区域(3a)的氧扩散速率与穿过被所述掩模(4)覆盖的所述区域(3b)的氧扩散速率之比大于或等于2。
2.根据权利要求1所述的工艺,其特征在于,在应用步骤(ii)的热处理之前,执行形成所述薄层(3)的所述半导体的氮化物或氮氧化物层(5)的步骤。
3.根据权利要求1所述的工艺,其特征在于,在步骤(ii)的热处理的至少一部分期间,执行形成所述薄层(3)的所述半导体的氮化物或氮氧化物层(5)的步骤。
4.根据权利要求2所述的工艺,其特征在于,通过将所述薄层(3)的被暴露区域(3a)暴露于含有氮的气氛中,来形成所述薄层(3)的所述半导体的氮化物或氮氧化物层(5)。
5.根据权利要求4所述的工艺,其特征在于,通过将氮等离子体施加到所述薄层(3),来形成所述薄层(3)的所述半导体的氮化物或氮氧化物层(5)。
6.根据权利要求4所述的工艺,其特征在于,通过在含有氮的气氛中进行退火,来形成所述薄层(3)的所述半导体的氮化物或氮氧化物层(5)。
7.根据权利要求3所述的工艺,其特征在于,步骤(ii)的热处理的所述气氛含有氮,使得在步骤(ii)期间,在所述被暴露区域(3a)的表面上形成所述薄层(3)的所述半导体的氮化物或氮氧化物层(5)。
8.根据权利要求7所述的工艺,其特征在于,在1100℃至1300℃之间的温度下,执行步骤(ii)的热处理5分钟至500分钟之间的时间,并且其特征在于,所述气氛所含的氮浓度优选地处于0.1%至1%之间。
Applications Claiming Priority (3)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
FR1151884 | 2011-03-08 | ||
FR1151884A FR2972564B1 (fr) | 2011-03-08 | 2011-03-08 | Procédé de traitement d'une structure de type semi-conducteur sur isolant |
FRFR1151884 | 2011-03-08 |
Publications (2)
Publication Number | Publication Date |
---|---|
CN102683200A true CN102683200A (zh) | 2012-09-19 |
CN102683200B CN102683200B (zh) | 2015-05-20 |
Family
ID=43971118
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
CN201210021387.XA Active CN102683200B (zh) | 2011-03-08 | 2012-01-31 | 用于处理绝缘体上半导体结构的工艺 |
Country Status (8)
Country | Link |
---|---|
US (1) | US8497190B2 (zh) |
EP (1) | EP2498286B1 (zh) |
JP (1) | JP5555269B2 (zh) |
KR (1) | KR101365234B1 (zh) |
CN (1) | CN102683200B (zh) |
FR (1) | FR2972564B1 (zh) |
SG (1) | SG184625A1 (zh) |
TW (1) | TWI456704B (zh) |
Families Citing this family (5)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
FR2995445B1 (fr) | 2012-09-07 | 2016-01-08 | Soitec Silicon On Insulator | Procede de fabrication d'une structure en vue d'une separation ulterieure |
FR2995444B1 (fr) * | 2012-09-10 | 2016-11-25 | Soitec Silicon On Insulator | Procede de detachement d'une couche |
FR3003684B1 (fr) * | 2013-03-25 | 2015-03-27 | Soitec Silicon On Insulator | Procede de dissolution d'une couche de dioxyde de silicium. |
FR3051979B1 (fr) * | 2016-05-25 | 2018-05-18 | Soitec | Procede de guerison de defauts dans une couche obtenue par implantation puis detachement d'un substrat |
US11932535B2 (en) * | 2018-03-28 | 2024-03-19 | Sumitomo Precision Products Co., Ltd. | MEMS device manufacturing method, MEMS device, and shutter apparatus using the same |
Citations (4)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US5780346A (en) * | 1996-12-31 | 1998-07-14 | Intel Corporation | N2 O nitrided-oxide trench sidewalls and method of making isolation structure |
US20030218223A1 (en) * | 2002-02-26 | 2003-11-27 | Kabushiki Kaisha Toshiba | Semiconductor device and its manufacturing method |
WO2008114099A1 (en) * | 2007-03-19 | 2008-09-25 | S.O.I.Tec Silicon On Insulator Technologies | Patterned thin soi |
CN101529578A (zh) * | 2006-10-27 | 2009-09-09 | 硅绝缘体技术有限公司 | 用于转移在具有空位团的基片中形成的薄层的改进方法 |
Family Cites Families (32)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US6004406A (en) | 1994-06-16 | 1999-12-21 | Nec Corporation | Silicon on insulating substrate |
JP4273540B2 (ja) | 1998-07-21 | 2009-06-03 | 株式会社Sumco | 貼り合わせ半導体基板及びその製造方法 |
US6300218B1 (en) | 2000-05-08 | 2001-10-09 | International Business Machines Corporation | Method for patterning a buried oxide thickness for a separation by implanted oxygen (simox) process |
US6881645B2 (en) * | 2000-08-17 | 2005-04-19 | Samsung Electronics Co., Ltd. | Method of preventing semiconductor layers from bending and semiconductor device formed thereby |
US6846727B2 (en) | 2001-05-21 | 2005-01-25 | International Business Machines Corporation | Patterned SOI by oxygen implantation and annealing |
KR100476901B1 (ko) * | 2002-05-22 | 2005-03-17 | 삼성전자주식회사 | 소이 반도체기판의 형성방법 |
US20070128742A1 (en) * | 2002-05-22 | 2007-06-07 | Jung-Il Lee | Method of forming silicon-on-insulator (soi) semiconductor substrate and soi semiconductor substrate formed thereby |
DE10234699A1 (de) * | 2002-07-30 | 2004-02-12 | Advanced Micro Devices, Inc., Sunnyvale | Ein Verfahren zum Bereitstellen eines dicken thermischen Oxides bei der Grabenisolation |
JP3693992B2 (ja) | 2002-11-08 | 2005-09-14 | 三菱電機株式会社 | 高圧燃料ポンプ |
FR2847077B1 (fr) | 2002-11-12 | 2006-02-17 | Soitec Silicon On Insulator | Composants semi-conducteurs, et notamment de type soi mixtes, et procede de realisation |
US7510927B2 (en) * | 2002-12-26 | 2009-03-31 | Intel Corporation | LOCOS isolation for fully-depleted SOI devices |
JP4407127B2 (ja) | 2003-01-10 | 2010-02-03 | 信越半導体株式会社 | Soiウエーハの製造方法 |
EP1596437A4 (en) | 2003-02-19 | 2009-12-02 | Shinetsu Handotai Kk | METHOD OF MANUFACTURING SOI WAFERS AND SOI WAFERS |
JP4489368B2 (ja) * | 2003-03-24 | 2010-06-23 | 株式会社日立製作所 | 半導体装置およびその製造方法 |
US6882025B2 (en) * | 2003-04-25 | 2005-04-19 | Taiwan Semiconductor Manufacturing Company, Ltd. | Strained-channel transistor and methods of manufacture |
US7091069B2 (en) * | 2004-06-30 | 2006-08-15 | International Business Machines Corporation | Ultra thin body fully-depleted SOI MOSFETs |
JP4631347B2 (ja) | 2004-08-06 | 2011-02-16 | 株式会社Sumco | 部分soi基板およびその製造方法 |
JP4830290B2 (ja) | 2004-11-30 | 2011-12-07 | 信越半導体株式会社 | 直接接合ウェーハの製造方法 |
US8138061B2 (en) | 2005-01-07 | 2012-03-20 | International Business Machines Corporation | Quasi-hydrophobic Si-Si wafer bonding using hydrophilic Si surfaces and dissolution of interfacial bonding oxide |
US7384857B2 (en) * | 2005-02-25 | 2008-06-10 | Seiko Epson Corporation | Method to fabricate completely isolated silicon regions |
US7566629B2 (en) * | 2005-06-16 | 2009-07-28 | International Business Machines Corporation | Patterned silicon-on-insulator layers and methods for forming the same |
JP5239117B2 (ja) * | 2005-10-04 | 2013-07-17 | 株式会社Sumco | Soi基板の製造方法 |
JP2008159811A (ja) * | 2006-12-22 | 2008-07-10 | Siltronic Ag | Soiウェーハの製造方法ならびにsoiウェーハ |
US7930976B2 (en) | 2007-08-02 | 2011-04-26 | Ensign-Bickford Aerospace & Defense Company | Slow burning, gasless heating elements |
US7833891B2 (en) * | 2008-07-23 | 2010-11-16 | International Business Machines Corporation | Semiconductor device manufacturing method using oxygen diffusion barrier layer between buried oxide layer and high K dielectric layer |
FR2936356B1 (fr) | 2008-09-23 | 2010-10-22 | Soitec Silicon On Insulator | Procede de dissolution locale de la couche d'oxyde dans une structure de type semi-conducteur sur isolant |
FR2937794A1 (fr) * | 2008-10-28 | 2010-04-30 | Soitec Silicon On Insulator | Procede de traitement d'une structure de type semi-conducteur sur isolant par dissolution selective de sa couche d'oxyde |
FR2937797B1 (fr) * | 2008-10-28 | 2010-12-24 | S O I Tec Silicon On Insulator Tech | Procede de fabrication et de traitement d'une structure de type semi-conducteur sur isolant, permettant de deplacer des dislocations, et structure correspondante |
SG182208A1 (en) * | 2008-12-15 | 2012-07-30 | Semiconductor Energy Lab | Manufacturing method of soi substrate and manufacturing method of semiconductor device |
US8030173B2 (en) * | 2009-05-29 | 2011-10-04 | Freescale Semiconductor, Inc. | Silicon nitride hardstop encapsulation layer for STI region |
US8283217B2 (en) * | 2010-03-04 | 2012-10-09 | International Business Machines Corporation | Prevention of oxygen absorption into high-K gate dielectric of silicon-on-insulator based finFET devices |
EP2500933A1 (en) * | 2011-03-11 | 2012-09-19 | S.O.I. TEC Silicon | Multi-layer structures and process for fabricating semiconductor devices |
-
2011
- 2011-03-08 FR FR1151884A patent/FR2972564B1/fr active Active
- 2011-12-06 TW TW100144891A patent/TWI456704B/zh active
- 2011-12-07 US US13/314,086 patent/US8497190B2/en active Active
-
2012
- 2012-01-05 SG SG2012000873A patent/SG184625A1/en unknown
- 2012-01-09 KR KR1020120002529A patent/KR101365234B1/ko active IP Right Grant
- 2012-01-17 JP JP2012007163A patent/JP5555269B2/ja active Active
- 2012-01-31 CN CN201210021387.XA patent/CN102683200B/zh active Active
- 2012-03-08 EP EP12158624.2A patent/EP2498286B1/fr active Active
Patent Citations (4)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US5780346A (en) * | 1996-12-31 | 1998-07-14 | Intel Corporation | N2 O nitrided-oxide trench sidewalls and method of making isolation structure |
US20030218223A1 (en) * | 2002-02-26 | 2003-11-27 | Kabushiki Kaisha Toshiba | Semiconductor device and its manufacturing method |
CN101529578A (zh) * | 2006-10-27 | 2009-09-09 | 硅绝缘体技术有限公司 | 用于转移在具有空位团的基片中形成的薄层的改进方法 |
WO2008114099A1 (en) * | 2007-03-19 | 2008-09-25 | S.O.I.Tec Silicon On Insulator Technologies | Patterned thin soi |
Also Published As
Publication number | Publication date |
---|---|
TW201238009A (en) | 2012-09-16 |
US20120231636A1 (en) | 2012-09-13 |
EP2498286B1 (fr) | 2013-08-07 |
SG184625A1 (en) | 2012-10-30 |
KR101365234B1 (ko) | 2014-02-18 |
JP5555269B2 (ja) | 2014-07-23 |
CN102683200B (zh) | 2015-05-20 |
FR2972564A1 (fr) | 2012-09-14 |
JP2012191173A (ja) | 2012-10-04 |
KR20120102502A (ko) | 2012-09-18 |
TWI456704B (zh) | 2014-10-11 |
US8497190B2 (en) | 2013-07-30 |
EP2498286A1 (fr) | 2012-09-12 |
FR2972564B1 (fr) | 2016-11-04 |
Similar Documents
Publication | Publication Date | Title |
---|---|---|
KR100362898B1 (ko) | Soi기판의열처리방법과장치및이것을사용한soi기판의제조방법 | |
CN102683200B (zh) | 用于处理绝缘体上半导体结构的工艺 | |
US6548382B1 (en) | Gettering technique for wafers made using a controlled cleaving process | |
CN100474554C (zh) | 贴合绝缘体基外延硅基片及其制造方法与半导体装置 | |
US9136113B2 (en) | Process to dissolve the oxide layer in the peripheral ring of a structure of semiconductor-on-insulator type | |
EP2329523B1 (en) | Process for locally dissolving the oxide layer in a semiconductor-on-insulator type structure | |
EP2993686B1 (en) | Method for producing hybrid substrate | |
CN102187451A (zh) | 制造半导体薄膜的堆叠的方法 | |
ATE481733T1 (de) | Hochselektiver ätzprozess für oxide | |
CN101027769B (zh) | 具有对要键合表面的处理的转移方法 | |
JPS62500969A (ja) | 半導体デバイスの製作方法 | |
Lee et al. | Si single electron transistor fabricated by chemical mechanical polishing | |
CN102197472A (zh) | 能使位错移位的制造和处理绝缘体上半导体型结构体的方法及相应结构体 | |
US20110256730A1 (en) | Finishing method for manufacturing substrates in the field of electronics | |
Ishikawa et al. | Preparation of thin silicon-on-insulator films by low-energy oxygen ion implantation | |
US20040110314A1 (en) | Silicon-on-insulator devices and methods for fabricating the same | |
Chao et al. | Investigation of silicon-on-insulator (SOI) substrate preparation using the smart-cutTM process | |
WO2012076618A1 (en) | Process for treating a structure of semiconductor on insulator type | |
Sullivan et al. | High Temperature Oxygen Out-Diffusion from the Interfacial SiOx Bond Layer in Direct Silicon Bonded (DSB) Substrates | |
Sadana et al. | Fabrication of Silicon-on-Insulator (SOI) and Strain-Si-on-Insulator (SSOI) Wafers Using Ion Implantation | |
KR20040049888A (ko) | 반도체 소자의 제조 방법 | |
TW275144B (en) | An improved isolation technology for integrated circuits |
Legal Events
Date | Code | Title | Description |
---|---|---|---|
C06 | Publication | ||
PB01 | Publication | ||
C10 | Entry into substantive examination | ||
SE01 | Entry into force of request for substantive examination | ||
C14 | Grant of patent or utility model | ||
GR01 | Patent grant |