CN102682154B - 设计集成电路的系统和方法 - Google Patents

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Abstract

一种设计集成电路的方法包括：限定出覆盖集成电路的第一金属层的部分和第二金属层的部分中的至少一个的至少一个伪层，第二金属层设置在第一金属层上方，集成电路的第一金属层、第二金属层以及栅电极具有相同的布线方向；以及对与被伪层覆盖的第一金属层的部分和第二金属层的部分中的至少一个对应的文件执行逻辑运算，从而确定第一金属层的部分和第二金属层的部分中的至少一个的尺寸。本发明还提供了一种设计集成电路的系统和方法。

Description

设计集成电路的系统和方法
相关申请的交叉参考
本发明涉及的是于2010年5月26日提交的，序列号为：12/787,966，标题为“集成电路及其制造方法”的美国专利申请(代理机构编号：TSMC2010-0518/T5057-R266)，上述申请结合于此以供参考。
技术领域
本发明基本上涉及半导体器件领域，并且更具体地涉及设计集成电路的系统和方法。
背景技术
半导体集成电路(IC)工业经历了迅速发展。IC材料和设计的技术优势生产出多代IC，其中每一代都比上一代具有更小并且更复杂的电路。然而，这些优势增加了IC的加工和制造的复杂性并且为了实现这些优势，在加工和制造IC中也需要类似的发展。
在一系列的IC革新中，功能性密度(即，单位芯片面积中的互连器件的数量)通常随着几何尺寸(即，使用制造工艺所能够创造出的最小的部件(或线))的减小而增大。该缩减工艺通常通过提高生产效率和降低相关成本来提供益处。这种缩减还产生了相对较高的功率损耗值，这种功率损耗可以通过使用诸如互补金属氧化物半导体(CMOS)器件的低功率损耗器件来解决。
发明内容
为了解决现有技术中所存在的问题，根据本发明的一个方面，提供了一种设计集成电路的方法，所述方法包括：限定出至少一个伪层，所述至少一个伪层覆盖集成电路的第一金属层的部分和第二金属层的部分中的至少一个，所述第二金属层设置在所述第一金属层上方，所述集成电路的所述第一金属层、所述第二金属层以及栅电极具有相同的布线方向；以及对与所述伪层覆盖的所述第一金属层的部分和所述第二金属层的部分中的至少一个对应的文件执行逻辑运算，从而确定出所述第一金属层的部分和所述第二金属层的部分中的至少一个的尺寸。
在该方法中，所述至少一个伪层覆盖了所述第一金属层的部分和所述第二金属层的部分。
在该方法中，所述至少一个伪层进一步覆盖了所述集成电路的所述栅电极的部分和扩散区域的部分中的至少一个。
在该方法中，所述至少一个伪层覆盖了所述集成电路的宏部件和标准单元阵列中的至少一个，并且所述宏部件和所述标准单元阵列中的至少一个包括所述第一金属层的部分和所述第二金属层的部分中的至少一个。
在该方法中，对所述文件执行所述逻辑运算包括：对所述文件的布局数据库执行所述逻辑运算，从而生成经过逻辑运算的布局数据库，并且所述方法进一步包括：
在所述逻辑运算之后，所述经过逻辑运算的布局数据库被转换为图形数据系统(GDS)文件。
在该方法中，进一步包括：在所述逻辑运算之前，将所述文件的布局数据库转换为图形数据系统(GDS)文件，其中，对所述文件执行所述逻辑运算包括：对所述文件的所述GDS文件执行逻辑运算，从而生成经过逻辑运算的GDS文件。
在该方法中，所述集成电路包括：第一类型晶体管的第一扩散区域，所述第一类型晶体管包括在所述第一扩散区域中的第一源极/漏极(S/D)区域；第二类型晶体管的第二扩散区域，所述第二扩散区域与所述第一扩散区域分隔开，所述第二类型晶体管包括在所述第二扩散区域中的第二S/D区域；所述栅电极，在所述布线方向上横跨所述第一扩散区域和所述第二扩散区域连续地延伸；所述第一金属层，与所述第一S/D区域电连接；以及所述第二金属层，与所述第一金属层电连接，其中，所述第一金属层比所述第二金属层宽。
根据本发明的另一方面，提供了一种设计集成电路的方法，所述方法包括：限定出至少一个伪层，所述至少一个伪层覆盖集成电路的第一金属层的至少一部分、第二金属层的至少一部分、栅电极的至少一部分以及扩散区域的至少一部分，其中，所述第二金属层设置在所述第一金属层上方，并且所述集成电路的所述第一金属层、所述第二金属层以及栅电极具有相同的布线方向；以及对与所述集成电路的所述第一金属层的部分、所述第二金属层的部分、所述栅电极的部分以及所述扩散区域的部分对应的文件执行逻辑运算，从而确定所述第一金属层的部分和所述第二金属层的部分中的至少一个的尺寸，进而调节所述集成电路的电阻-电容(RC)时间延迟。
在该方法中，所述至少一个伪层覆盖了所述集成电路的宏部件和标准单元阵列中的至少一个，并且所述宏部件和标准单元阵列中的至少一个包括所述第一金属层的部分、所述第二金属层的部分、所述栅电极的部分以及所述扩散区域的部分。在该方法中，对所述文件执行所述逻辑运算包括：对所述文件的布局数据库执行所述逻辑运算，从而生成经过逻辑运算的布局数据库，并且所述方法进一步包括：在所述逻辑运算之后，将所述经过逻辑运算的布局数据库转换为图形数据系统(GDS)文件。
在该方法中，进一步包括：在所述逻辑运算之前，将所述文件的布局数据库转换为图形数据系统(GDS)文件，其中，对所述文件执行所述逻辑运算包括：对所述文件的所述GDS文件执行所述逻辑运算，从而生成经过逻辑运算的GDS文件。
在该方法中，所述集成电路包括：第一类型晶体管的所述扩散区域的第一扩散区域，所述第一类型晶体管包括在所述第一扩散区域中的第一源极/漏极(S/D)区域；第二类型晶体管的所述扩散区域的第二扩散区域，所述第二扩散区域与所述第一扩散区域分隔开，所述第二类型晶体管包括所述第二扩散区域中的第二S/D区域；所述栅电极，在所述布线方向上横跨所述第一扩散区域和所述第二扩散区域连续地延伸；所述第一金属层，与所述第一S/D区域电连接；以及所述第二金属层，与所述第一金属层电连接，其中，所述第一金属层比所述第二金属层宽。
根据本发明的又一方面，提供了一种计算机系统，包括：一种计算机可读存储介质，被配置为存储与集成电路的被至少一个伪层所覆盖的第一金属层的部分和所述第二金属层的部分中的至少一个对应的文件，其中，所述第二金属层设置在所述第一金属层上方，并且所述集成电路的所述第一金属层、所述第二金属层以及栅电极具有相同的布线方向；以及处理器，与所述计算机可读存储介质电连接，所述处理器被配置为对所述文件执行逻辑运算，从而确定所述第一金属层的部分和所述第二金属层的部分中的至少一个的尺寸。
在该计算机系统中，所述至少一个伪层覆盖了所述第一金属层的部分和所述第二金属层的部分。
在该计算机系统中，所述至少一个伪层进一步覆盖了所述集成电路的所述栅电极的部分和扩散范围的部分。
在该计算机系统中，所述至少一个伪层覆盖了所述集成电路的宏部件、微处理器、构造块和标准单元阵列中的至少一个，并且所述宏部件、微处理器、构造块和标准单元阵列中的至少一个包括所述第一金属层的部分和所述第二金属层的部分中的至少一个。
在该计算机系统中，所述文件包括：布局数据库，并且在所述逻辑运算之后，所述处理器被配置为将所述经过逻辑运算的布局数据库进一步转换为图形数据系统(GDS)文件。
在该计算机系统中，在所述逻辑运算之前，所述处理器被配置为进一步将所述文件的布局数据库转换为图形数据系统(GDS)文件，并且所述处理器被配置为对所述文件的所述GDS文件执行逻辑运算，从而生成经过逻辑运算的GDS文件。
在该计算机系统中，所述集成电路包括：第一类型晶体管的第一扩散区域，所述第一类型晶体管包括在所述第一扩散区域中的第一源极/漏极(S/D)区域；第二类型晶体管的第二扩散区域，所述第二扩散区域与所述第一扩散区域分隔开，所述第二类型晶体管包括在所述第二扩散区域中的第二S/D区域；所述栅电极，在所述布线方向上横跨所述第一扩散区域和所述第二扩散区域连续地延伸；所述第一金属层，与所述第一S/D区域电连接；以及所述第二金属层，与所述第一金属层电连接，其中，所述第一金属层比所述第二金属层宽。
附图说明
根据以下结合附图的详细描述可以最好地理解本发明。需要强调的是，根据工业中的标准实践，各种不同部件没有按比例绘制，并且只是用于图示的目的。实际上，为了使论述清晰，可以任意增加或减小各种部件的数量和尺寸。
图1是设计集成电路的第一示例性方法的流程图；
图2A是示出了带有第一示例性伪层的示例性集成电路的示例性布局层的示意图；
图2B是示出了带有第二示例性伪层的示例性集成电路的示例性布局层的示意图；
图2C是示出了带有第三示例性伪层的示例性集成电路的示例性布局层的示意图；
图2D是示出了带有第四示例性伪层的示例性集成电路的示意图；
图3是设计集成电路的第二示例性方法的流程图；
图4是设计集成电路的第三示例性方法的流程图；
图5是示出了用于电路设计的示例性计算机的示意图。
具体实施方式
对于CMOS器件而言，接触塞通常被用于源极/漏极(S/D)区域和晶体管的金属层M1之间的电连接。通常，该接触塞被设置在接触孔中，该接触孔形成在层间介电(ILD)层中。该标记在掩模层上的接触孔是正方形的。在掩模层上正方形图案被转移到ILD层上并且变成圆形。由此，在顶视图中该接触塞由此具有基本上圆形的外形，该顶视图与在其上形成了晶体管的晶圆的表面相互垂直。可以发现，如果CMOS器件的几何形状按比例缩小，则晶体管的S/D电阻增大。增大的S/D电阻包括以下电气性能，例如，晶体管或电路的运算电流、速度、频率等。
应该理解，以下公开内容提供了许多用于实施所公开的不同特征的不同实施例或实例。以下描述组件和配置的具体实例以简化本发明。当然，这仅仅是实例，并不是用于限制本发明。另外，本公开的内容可以在不同实例中重复参考标号和/或字母。这种重复是为了简化和清晰的目的，并且没有在本质上表示各个实施例和/或所讨论配置之间的关系。此外，在以下的本发明中的将一个部件形成在另一部件上、与另一部件连接和/或耦合可以包括部件被形成为直接接触的实施例，还可以包括其它部件形成为置于部件之间(诸如，部件不直接接触)的实施例。另外，空间相对位置的术语，例如“下方”、“上方”、“水平”、“垂直”、“在...之上”、“在...之下”、“向上”、“向下”、“顶部”、“底部”等及其派生词(例如，“水平地”、“向下地”、“向上地”等)用于使本发明内容中的一个部件与另一个部件的关系变得简明。空间相对位置的术语覆盖了包括部件的器件的不同定向。
图1是设计集成电路的示例性方法的流程图。可以理解，为了更好地理解本发明的构思，图1被简化。因此，应该注意，可以在图1所示的方法之前、之中和之后实行附加的工艺，并且在本文中仅简要地描述了一些其他工艺。
参考图1，设计集成电路的方法100包括限定出至少一个伪层，该伪层覆盖了集成电路的第一金属层的部分和第二金属层的部分中的至少一个(框110)。第二金属层被设置在第一金属层上方。第一金属层、第二金属层和集成电路的栅电极可以具有相同的布线方向。方法100还可以包括：对与被伪层覆盖的第一金属层的部分和第二金属层的部分中的至少一个对应的文件执行逻辑运算，从而确定第一金属层的部分和第二金属层的部分中的至少一个的尺寸(框120)。
在一些实施例中，集成电路200包括如图2A所示的示例性的布局层。注意，图2A中所示的示例性视图仅描述出扩散层的重叠部分、栅电极层和金属层。在图2A中，集成电路200包括与N-型晶体管205电连接的P-型晶体管201。在一些实施例中，集成电路200可以是数字电路、模拟电路、混合信号电路、静态随机存储(SRAM)电路、嵌入式SRAM电路、动态随机存储(DRAM)电路、嵌入式DRAM电路、非易失性存储电路例如，FLASH、EPROM、E2PROME、现场可编程门电路、或其任意组合。在其他实施例中，P-型晶体管201和N-型晶体管205可以被布置在反相器、逻辑门电路、放大器、电荷泵电路、或任何具有CMOS器件的电路中。
参考图2A，集成电路200可以包括至少一个扩散范围，例如，扩散范围202。该扩散范围202包括至少一个扩散区域，例如，扩散区域210和220。扩散区域210包括P-型晶体管的源极区域211和漏极区域213。扩散区域220包括N-型晶体管205的源极区域221和漏极区域223。扩散区域210可以通过隔离结构215与扩散区域220分隔开。该隔离结构215包括浅沟槽隔离(STI)结构和/或硅的局部氧化(LOCOS)结构。在一些实施例中，扩散区域210的宽度W1和扩散区域220的宽度W2不同。在其他实施例中，扩散区域210的宽度W1大于扩散区域220的宽度W2。
参考图2A，栅电极层可以连续地横跨扩散区域210和220在栅电极230的布线方向延伸。在一些实施例中，栅电极层230包括P-型晶体管201的栅电极部分230a和N-型晶体管205的栅电极部分230b。栅电极部分230a和230b可以被配置为接收电压，从而分别控制P-型晶体管201和N-型晶体管205的接通或关断。注意，图2A所示的布线方向只是示例性的。在其他实施例中，布线方向可以朝向水平方向或任何倾斜于水平方向的方向。
再次参考图2A，集成电路200包括至少一个金属层，例如，金属层270a-270d，每个金属层都直接与源极区域211、221和漏极区域213、223中的其中一个相接触。在一些实施例中，金属层240、250和260可以被分别设置在金属层270a、270b和270c上方。金属层240、250和260可以分别与源极区域211、漏极区域213和穿过金属层270a、270b和270c的源极区域221电连接。在一些实施例中，金属层270a-270d可以在布线方向上至少部分地与相应的金属层240、250、和260重叠。
在一些实施例中，金属层270a-270d的每个的宽度可以基本上与相应的金属层240、250和260的宽度相等。在其他实施例中，金属层270a-270d比相应的金属层240、250、和260宽。例如，如图2A所示，金属层270b具有宽度W3，而金属层250具有宽度W4。宽度W3大于宽度W4。在一些实施例中，金属层270a-270d可以被称作M0 OD-1金属层，金属层240、250和260可以被称作M0 OD-2金属层。
在一些实施例中，金属层270a-270d都可以连续地自扩散区域210的边缘210a延伸至相对的边缘210b，或从扩散区域220的边缘220a延伸至相对的边缘220b。在其他实施例中，金属层270a-270b都以扩散区域210的宽度W1的大约5％或更少的距离从边缘210a-210b中延伸或缩短。在另一些实施例中，金属层270c-270d都以扩散区域220的宽度W2的大约5％或更少的距离从边缘220a-220b中延伸或缩短。
在一些实施例中，金属层240和扩散区域210在布线方向上重叠了距离D1。金属层250和扩散区域220在布线方向上重叠了距离D2。在一些实施例中，距离D1可以大于距离D2。金属层260和扩散层110在布线方向上重叠了距离D3。金属层250和扩散层220在布线方向上重叠了距离D4。在一些实施例中，距离D3可以大于距离D4。在其他实施例中，距离D3可以大于距离D2。
应该注意，图2A所示的结构只是示例性的。在一些实施例中，距离D1和距离D2的总和基本上等于宽度W1。在其他实施例中，距离D1和距离D2的总和可以大于或小于宽度W1。在其他实施例中，距离D3和距离D4的总和基本上等于宽度W2。在其他实施例中，距离D3和距离D4的总和可以大于或小于宽度W2。还应该注意：术语“金属层”在此可以代表金属线、金属丝、金属绳、金属带、金属块、金属棒、金属垫、金属条、或任意其他以预定距离连续延伸的金属结构。
在一些实施例中，距离D2与宽度W1的比例在大约0.75∶1至大约1∶1的范围内，而距离D2与宽度W1的比例可以在大约0.1∶1至0.33∶1的范围内。在其他实施例中，距离D3与宽度W2的比例可以在大约0.75∶1至大约1∶1的范围内，而距离D4与宽度W2的比例可以在大约0.1∶1至0.33∶1的范围内。
应该注意，为了与相应的源极区域和漏极区域电连接，金属层240、250和260都可以至少部分地连续地在扩散区域210和/或220上方延伸。利用该至少部分地连续延伸的结构可以减小晶体管的源极/漏极(S/D)电阻。
在一些实施例中，金属层250没有连续地从扩散区域210的边缘210a延伸至相对的边缘210b，并且没有从扩散区域220的边缘220a延伸至相对的边缘220b。金属层250在布线方向上没有完全覆盖扩散区域210和220。利用该结构，可以减小栅电极部分230至各个金属层240、250和260之间的寄生电容和/或金属层240、250和260之间的寄生电容。通过调整电阻和/或寄生电容，可以期望地获得集成电路200的电气特性，例如，运算速度、运算频率等。
参考图1和图2A，框110包括限定至少一个伪层，例如，伪层207a-207d，覆盖集成电路的第一金属层的部分和第二金属层的部分的至少一个。例如，伪层207a可以覆盖金属层270a和金属层240的部分。在一些实施例中，伪层207a也可以覆盖集成电路200的扩散区域210的部分(未标记)。
在一些实施例中，至少一个伪层中的每个都可以覆盖金属层和扩散区域的部分。例如，如图2B所示，伪层207e和207f都可以连续地从边缘210a延伸至边缘220b。如图2B所示，伪层207e覆盖了金属层240和260的部分、金属层270a和270c以及扩散区域211和221的部分。如图2B所示，伪层207f覆盖了金属层250、金属层270b和270d以及扩散区域211和221的部分。
在其他实施例中，至少一个伪层可以覆盖金属层的部分、扩散区域的部分以及栅电极的部分。例如，如图2C所示，伪层207g可以覆盖金属层240和260的部分、金属层250、金属层270a-270d、扩散区域210和220以及栅电极230的部分。
应该注意，图2A-图2C所示的视图只是示例性的。本申请的范围并不限于此。例如，图2A中所示的伪层207a可以水平地延伸并且覆盖整个扩散区域210。该水平延伸的伪层207a也可以覆盖金属层240-250的部分、金属层270a-270b以及栅电极230的部分。相似地，水平延伸的伪层207b可以覆盖金属层250-260的部分、金属层270c-270d、栅电极230的部分、以及扩散区域220。
在其他实施例中，集成电路包括宏部件、微模块、结构模块以及标准单元阵列中的至少一个。例如，在图2D中，集成电路200可以包括宏部件281、283和285以及标准单元阵列287和289。宏部件281和标准单元阵列289都可以分别包括扩散层、栅电极和至少一个将要参考图2A-图2C的上述描述而被调整的金属层。伪层207h和207i都分别覆盖了宏部件281和标准单元阵列289。
应该注意，以上结合图2A-2D所作描述的伪层270a-270i被用于限定出一个范围来覆盖金属层240、250、260和270a-270d的至少一部分、扩散区域210和220、和/或栅电极230。可以将金属层240、250、260和270a-270d被覆盖的部分、扩散层210和220和/或栅电极230进行逻辑运算(下面描述)，从而增大或减小其尺寸参数。金属层240、250、260和270a-270d、扩散层210和220、和/或栅电极230的增大和/或减小可以增加和/或减小集成电路200的电阻和/或电容。通过调整集成电路200的电阻和/或电容，可以获得期望的电阻-电容(RC)时间延迟。
再次参考图1，方法100可以包括：对与被伪层覆盖的第一金属层部分和第二金属层部分中的至少一个对应的文件执行逻辑运算，以便确定第一金属层的部分和第二金属层的部分的至少一个的尺寸(框120)。在一些实施例中，方法100可以包括：将布局数据库转换成图形数据系统(GDS)文件。该转换步骤可以在逻辑运算之前或之后执行。
例如，在限定出至少一个伪层(框310)之后，设计集成电路的方法300可以包括：如图3所示，对文件的布局数据库执行逻辑运算，从而生成被逻辑运算的布局数据库(框320)。框310与以上结合图1所描述的框110相同或类似。在框320中，布局数据库包括：被至少一个伪层所覆盖的范围。在一些实施例中，该布局数据库可以被存储为能够通过由Cadence Design Systems of San Jose，Calif.U.S.A.在市场上销售的版图编辑器或XL-布局编辑器或由SpringsoftInc.of Taiwan(台湾思源科技股份有限公司)在市场上销售的LAKERTM进行处理的格式。
在一些实施例中，框320的逻辑运算可以扩大和/或缩小被至少一个伪层覆盖的第一金属层的部分和第二金属层的部分中的至少一个的尺寸。例如，如图2A所示，伪层207a覆盖了金属层250和金属层270a的部分。为了调整集成电路200的电容和/或电阻，该逻辑运算可以增大和/或减小金属层250和/或270的参数。
例如，逻辑运算可以增大金属层270b的宽度W3。在一些实施例中，金属层270b的宽度W3被增大，从而朝向栅电极230延伸。另外，栅电极230和金属层270b之间的区域(未标记)的尺寸d(如图2A所示)被减小。栅电极230和金属层270b之间的区域的电阻也被减小。增大的金属层270b和金属层250之间的电容被增大。
通过使用至少一个伪层来限定待被增大或减小的范围，逻辑运算可以不需要手动改变限定范围地自动对限定范围执行尺寸参数的改变。从而可以简单和简便地实现集成电路的设计。
在一些实施例中，框230的逻辑运算可以进一步增大和/或减小被至少一个伪层覆盖的栅电极部分和扩散范围部分中的至少一个。例如，如图2C所示，该伪层207g覆盖了金属层240和260的部分、金属层250、金属层270a-270d、栅电极230的部分以及扩散区域210-220。另外，为了调整金属层240和260、金属层250以及金属层270a-270d中的至少一个的尺寸参数，逻辑运算也可以调整栅电极230和扩散区域210-220中的至少一个的尺寸参数。
例如，逻辑运算可以增大栅电极230的宽、在一些实施例中个，金属层230的宽可以被增大从而朝向金属层270b延伸，以便减小栅电极230和金属层270b之间的区域(未标记)的尺寸d(如图2C所示)。栅电极230和金属层270b之间的区域的电阻也被减小。为了调整集成电路200的电容和/或电阻，逻辑运算可以增大和/或减小金属层240、250、260和270a-270d、栅电极230和/或扩散区域210-220的参数。
在逻辑运算之后，尺寸确定的布局设计被存储成逻辑运算的布局数据库。方法300包括将逻辑运算的布局数据库转换成GDS文件(框330)。然后，方法300包括生成以GDS文件为基础的掩模(框340)。可以理解，为了更好地理解本发明的构思，图3被简化。因此，应该注意，可以在图3所示的方法之前、之中和之后实施附加的工艺，并且一些其他工艺在此只是简要地进行了描述。
在一些实施例中，可以在逻辑运算之前执行转换步骤。例如，在限定出至少一个伪层(框410)之后，设计集成电路的方法400包括：将带有伪层的布局数据库文件转换成GDS文件(框420)。框410可以与以上结合图1描述的框110相同或相似。
在框420的转换步骤之后，方法400可以包括：对GDS文件执行逻辑运算，从而生成经过逻辑运算的GDS文件(框430)。框430的逻辑运算与以上结合图3描述的框320的逻辑运算相似。在逻辑运算之后，方法400可以生成以逻辑运算的GDS文本为基础的掩模(框440)。可以理解，为了更好地理解本发明的构思，图4被简化。因此，应该注意：可以在图4所示的方法之间、之中和之后实施附加的工艺，并且一些其他工艺在本文中只简要地进行了描述。
图5是示意图，该示意图示出了用于电路设计的示例性计算机系统。在图5中，计算机系统510可以包括计算机可读存储介质511，该计算机可读存储介质与处理器515电连接。
在一些实施例中，计算机可读存储介质511被配置为用于存储与被至少一个伪层覆盖的第一金属层的部分和第二金属层的部分中的至少一个对应的文件。第二金属层设置在第一金属层上。集成电路的第一金属层、第二金属层以及栅电极可以具有相同的布线方向。例如，计算机可读存储介质511被配置为用于存储与被至少一个以上结合图1-图4进行描述的伪层所覆盖的集成电路200的至少一个金属层部分对应的文件。
在一些实施例中，计算机可读存储介质511可以是电子器件、磁性器件、光学器件、电磁器件、红外线器件、半导体系统(或设备或器件)和/或传播介质。例如，计算机可读存储介质511可以包括半导体或固态存储器、磁带、可移动计算机软盘、静态随机存储器(RAM)、只读存储器(ROM)、硬磁盘和/或光盘。在一些使用光盘的实施例中，计算机可读存储介质511可以包括光盘只读存储器(CD-ROM)、光盘读/写存储器(CD-R/M)和/或数字视频光盘(DVD)。
在一些实施例中，处理器515被配置为用于对文件执行逻辑运算，从而确定第一金属层的部分和第二金属层的部分中的至少一个的尺寸。例如，处理器515可以对布局数据库或GDS文件执行以上结合图3和图4进行描述的逻辑运算。在一些实施例中，可以利用计算机程序代码对处理器515进行编码。处理器515可以被配置为用于执行用于设计集成电路的计算机程序代码。处理器515可以是一个中心处理单元(CPU)、多处理器、分布式处理系统、和/或任意适当的处理单元。
在一些实施例中，处理器515可以被配置为用于对文件的布局数据库执行逻辑运算。在逻辑运算之后，该处理器被配置为用于进一步将逻辑运算的数据库转换成GDS文件。在其他实施例中，在逻辑运算之前，处理器515可以被配置用于进一步将文件的布局数据库转换成GDS文件。然后，处理器515被配置用于对文件的GDS文件执行逻辑运算，从而生成经过逻辑运算的GDS文件。在一些实施例中，逻辑运算和转换步骤可以由CadenceDesign Systems of San Jose，Calif.U.S.A.在市场上销售的布局编辑器或XL-版图编辑器或由Springsoft Inc.of Taiwan(台湾思源科技股份有限公司)在市场上销售的LAKERTM执行。
在本申请的第一示例性实施例中，一种设计集成电路的方法包括：限定出覆盖集成电路的第一金属层的部分和第二金属层的部分中的至少一个的至少一个伪层，第二金属层设置在第一金属层上方，集成电路的第一金属层、第二金属层以及栅电极具有相同的布线方向；以及对与被伪层覆盖的第一金属层的部分和第二金属层的部分中的至少一个对应的文件执行逻辑运算，从而确定第一金属层的部分和第二金属层的部分中的至少一个的尺寸。
在本申请的第二示例性实施例中，一种计算机系统包括：一种计算机可读存储介质，被配置为存储与集成电路的被至少一个伪层所覆盖的第一金属层的部分和第二金属层的部分的至少一个对应的文件，其中，第二金属层设置在第一金属层上方，并且集成电路的第一金属层、第二金属层以及栅电极具有相同的布线方向；以及处理器，与计算机可读存储介质电连接，处理器被配置为对文件执行逻辑运算，从而确定第一金属层的部分和第二金属层的部分中的至少一个的尺寸。
上面论述了若干实施例的部件，使得本领域普通技术人员可以更好地理解本发明的各个方面。本领域普通技术人员应该理解，可以很容易地使用本发明作为基础来设计或更改其他用于达到与这里所介绍实施例相同的目的和/或实现相同优点的处理和结构。本领域普通技术人员也应该意识到，这种等效构造并不背离本发明的精神和范围，并且在不背离本发明的精神和范围的情况下，可以进行多种变化、替换以及改变。

Claims (19)

1.一种设计集成电路的方法，所述方法包括：
限定出至少一个伪层，所述至少一个伪层覆盖集成电路的第一金属层的部分和第二金属层的部分中的至少一个，所述第二金属层设置在所述第一金属层上方，所述集成电路的所述第一金属层、所述第二金属层以及栅电极具有相同的布线方向；以及
对与所述至少一个伪层覆盖的所述第一金属层的部分和所述第二金属层的部分中的至少一个对应的文件执行逻辑运算，从而确定出所述第一金属层的部分和所述第二金属层的部分中的至少一个的尺寸。
2.根据权利要求1所述的方法，其中，所述至少一个伪层覆盖了所述第一金属层的部分和所述第二金属层的部分。
3.根据权利要求1所述的方法，其中，所述至少一个伪层进一步覆盖了所述集成电路的所述栅电极的部分和扩散区域的部分中的至少一个。
4.根据权利要求1所述的方法，其中，所述至少一个伪层覆盖了所述集成电路的宏部件和标准单元阵列中的至少一个，并且所述宏部件和所述标准单元阵列中的至少一个包括所述第一金属层的部分和所述第二金属层的部分中的至少一个。
5.根据权利要求1所述的方法，其中，对所述文件执行所述逻辑运算包括：对所述文件的布局数据库执行所述逻辑运算，从而生成经过逻辑运算的布局数据库，并且所述方法进一步包括：
在所述逻辑运算之后，所述经过逻辑运算的布局数据库被转换为图形数据系统(GDS)文件。
6.根据权利要求1所述的方法，进一步包括：
在所述逻辑运算之前，将所述文件的布局数据库转换为图形数据系统(GDS)文件，其中，对所述文件执行所述逻辑运算包括：对所述文件的所述图形数据系统文件执行逻辑运算，从而生成经过逻辑运算的图形数据系统文件。
7.根据权利要求1所述的方法，其中，所述集成电路包括：
第一类型晶体管的第一扩散区域，所述第一类型晶体管包括在所述第一扩散区域中的第一源极/漏极(S/D)区域；
第二类型晶体管的第二扩散区域，所述第二扩散区域与所述第一扩散区域分隔开，所述第二类型晶体管包括在所述第二扩散区域中的第二源极/漏极区域；
所述栅电极，在所述布线方向上横跨所述第一扩散区域和所述第二扩散区域连续地延伸；
所述第一金属层，与所述第一源极/漏极区域电连接；以及
所述第二金属层，与所述第一金属层电连接，其中，所述第一金属层比所述第二金属层宽。
8.一种设计集成电路的方法，所述方法包括：
限定出至少一个伪层，所述至少一个伪层覆盖集成电路的第一金属层的至少一部分、第二金属层的至少一部分、栅电极的至少一部分以及扩散区域的至少一部分，其中，所述第二金属层设置在所述第一金属层上方，并且所述集成电路的所述第一金属层、所述第二金属层以及栅电极具有相同的布线方向；以及
对与所述集成电路的所述第一金属层的至少一部分、所述第二金属层的至少一部分、所述栅电极的至少一部分以及所述扩散区域的至少一部分对应的文件执行逻辑运算，从而确定所述第一金属层的至少一部分和所述第二金属层的至少一部分中的至少一个的尺寸，进而调节所述集成电路的电阻-电容(RC)时间延迟。
9.根据权利要求8所述的方法，其中，所述至少一个伪层覆盖了所述集成电路的宏部件和标准单元阵列中的至少一个，并且所述宏部件和标准单元阵列中的至少一个包括所述第一金属层的部分、所述第二金属层的部分、所述栅电极的部分以及所述扩散区域的部分。
10.根据权利要求8所述的方法，其中，对所述文件执行所述逻辑运算包括：对所述文件的布局数据库执行所述逻辑运算，从而生成经过逻辑运算的布局数据库，并且所述方法进一步包括：
在所述逻辑运算之后，将所述经过逻辑运算的布局数据库转换为图形数据系统(GDS)文件。
11.根据权利要求8所述的方法，进一步包括：
在所述逻辑运算之前，将所述文件的布局数据库转换为图形数据系统(GDS)文件，其中，对所述文件执行所述逻辑运算包括：对所述文件的所述图形数据系统文件执行所述逻辑运算，从而生成经过逻辑运算的图形数据系统文件。
12.根据权利要求8所述的方法，其中，所述集成电路包括：
第一类型晶体管的所述扩散区域的第一扩散区域，所述第一类型晶体管包括在所述第一扩散区域中的第一源极/漏极(S/D)区域；
第二类型晶体管的所述扩散区域的第二扩散区域，所述第二扩散区域与所述第一扩散区域分隔开，所述第二类型晶体管包括所述第二扩散区域中的第二源极/漏极区域；
所述栅电极，在所述布线方向上横跨所述第一扩散区域和所述第二扩散区域连续地延伸；
所述第一金属层，与所述第一源极/漏极区域电连接；以及
所述第二金属层，与所述第一金属层电连接，其中，所述第一金属层比所述第二金属层宽。
13.一种计算机系统，包括：
一种计算机可读存储介质，被配置为存储与集成电路的被至少一个伪层所覆盖的第一金属层的部分和所述第二金属层的部分中的至少一个对应的文件，其中，所述第二金属层设置在所述第一金属层上方，并且所述集成电路的所述第一金属层、所述第二金属层以及栅电极具有相同的布线方向；以及
处理器，与所述计算机可读存储介质电连接，所述处理器被配置为对所述文件执行逻辑运算，从而确定所述第一金属层的部分和所述第二金属层的部分中的至少一个的尺寸。
14.根据权利要求13所述的计算机系统，其中，所述至少一个伪层覆盖了所述第一金属层的部分和所述第二金属层的部分。
15.根据权利要求14所述的计算机系统，其中，所述至少一个伪层进一步覆盖了所述集成电路的所述栅电极的部分和扩散范围的部分。
16.根据权利要求13所述的计算机系统，其中，所述至少一个伪层覆盖了所述集成电路的宏部件、微处理器、构造块和标准单元阵列中的至少一个，并且所述宏部件、微处理器、构造块和标准单元阵列中的至少一个包括所述第一金属层的部分和所述第二金属层的部分中的至少一个。
17.根据权利要求13所述的计算机系统，其中，所述文件包括：布局数据库，并且在所述逻辑运算之后，所述处理器被配置为将所述经过逻辑运算的布局数据库进一步转换为图形数据系统(GDS)文件。
18.根据权利要求13所述的计算机系统，其中，在所述逻辑运算之前，所述处理器被配置为进一步将所述文件的布局数据库转换为图形数据系统(GDS)文件，并且所述处理器被配置为对所述文件的所述GDS文件执行逻辑运算，从而生成经过逻辑运算的GDS文件。
19.根据权利要求13所述的计算机系统，其中，所述集成电路包括：
第一类型晶体管的第一扩散区域，所述第一类型晶体管包括在所述第一扩散区域中的第一源极/漏极(S/D)区域；
第二类型晶体管的第二扩散区域，所述第二扩散区域与所述第一扩散区域分隔开，所述第二类型晶体管包括在所述第二扩散区域中的第二S/D区域；
所述栅电极，在所述布线方向上横跨所述第一扩散区域和所述第二扩散区域连续地延伸；
所述第一金属层，与所述第一S/D区域电连接；以及
所述第二金属层，与所述第一金属层电连接，其中，所述第一金属层比所述第二金属层宽。
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