CN102655421A - 一种相关器阵列及其实现方法 - Google Patents

一种相关器阵列及其实现方法 Download PDF

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Abstract

本发明公开了一种相关阵列及其实现方法，本发明提供的相关器阵列，通过一个由K/2个复数加法单元构成的加法器阵列，完成了对天线接收到的CDMA信号并行解扩，每一次迭代将CDMA符号的扩频因子减半。由于本相关器阵列是并行阵列，一次迭代可同时对多个CDMA符号，或同一个符号但不同用户或路径进行，一个具有K/2个加法器的阵列，平均只需要2N/K周期即可完成一个扩频因子为N的CDMA符号解扩。因此，本发明相关器阵列具有很高的处理速度，实现了高速解扩相关，提高了解扩相关的效率。

Description

一种相关器阵列及其实现方法
技术领域
本发明涉及具有重构功能的多模软基带平台技术，尤指一种可重构迭代相关阵列处理器中的相关器阵列及其实现方法。
背景技术
为了提高基带处理器的效率，降低基带处理器的成本，具有重构功能的多模软基带平台日益得到广泛的应用。目前，可重构多模软基带平台，基本以通用并行阵列处理器为核心。而现有这种具有通用运算功能的阵列，在完成码分多址(CDMA)系统中的解扩相关时，往往效率并不高。
发明内容
有鉴于此，本发明的主要目的在于提供一种相关器阵列及其实现方法，能够实现高速解扩相关，提高解扩相关的效率。
为达到上述目的，本发明的技术方案是这样实现的：
一种相关器阵列，包括加法器阵列、PN缓存和本地缓存，PN缓存和本地缓存各自分别对应的第一循环网和第二循环网，以及开关；其中，
PN缓存，用于存储PN码；
本地缓存，用于存储来自接收天线的数据，或运算的中间结果；
第一循环网，连接PN缓存的输出口与加法器阵列的输入口，用于对输入的PN码进行处理，实现与天线数据的同步对齐；
第二循环网，连接本地数据缓存的输出口与加法器阵列的输入口，用于对输入的来自接收天线的数据进行处理，实现与PN码的同步对齐；
加法器阵列，由一组复数加法器组成，用于根据天线数据对应的PN码，对每一位天线数据完成正负号转换，每两个正负号转换后的数据为一组，分别输入至由K/2个复数加法器构成的运算器阵列完成合并，将合并后的K/2个中间符号锁存输出给开关；
开关，用于选择将来自加法器阵列的K/2个中间符号送达到具有K个独立页面的本地缓存的左半个或右半个，每半个缓存具有K/2页面。
所述PN缓存含有K个独立的存储页，每个存储单元为1个比特或2个比特，数据在一个周期内完成读写。
所述本地缓存含有K个独立的存储页，每个存储单元宽度为(n+n)比特，用于存储一个(n+n)比特的复数。
所述复数加法器的数量为K/2，则该加法器阵列的尺度为K。
所述加法器阵列具体用于：
将分别来自第一输入口和第二输入口的K个PN码和K个来自接收天线的信号数据，并行地分别锁存到锁存器阵列LPN和锁存器阵列LS内；
根据其对应的伪码，每个信号数据通过正负号转换阵列完成正负号转换，将每两个一组送入由K/2个复数加法器构成的运算阵列完成合并；得到的K/2个结果锁存到输出锁存器阵列Lout内，再输出至所述开关。
所述相关器阵列独立作为可编程的软加速器使用；或者，集成到通用阵列处理器内作为可编程的软加速器使用。
一种相关器阵列的实现方法，包括：
接收来自第一输入口的K个PN码，接收来自第二输入口的K个来自接收天线的信号数据，并分别缓存在PN缓存和本地缓存中；
利用第一循环网和第二循环网协调完成PN码和信号数据之间的同步；
根据信号数据对应的PN码，每个信号数据通过正负号转换阵列完成正负号转换后，将每两个一组送入由K/2个复数加法器构成的运算阵列完成合并；得到的K/2个结果输出锁存器阵列内后输出给开关；
开关通过选择，将来自加法器阵列的K/2个中间符号送达到具有K个独立页面的本地缓存的左半个或右半个，每半个缓存具有K/2页面。
所述利用第一循环网和第二循环网协调完成PN码和信号数据之间的同步包括：通过循环移位实现同步。
所述相关器阵列进行一次迭代包括：同时对多个符号，或同一个符号但不同用户或路径进行。
从上述本发明提供的技术方案可以看出，本发明提供的相关器阵列，通过一个由K/2个复数加法单元构成的加法器阵列，完成了对天线接收到的CDMA信号并行解扩，每一次迭代将CDMA符号的扩频因子减半。由于本相关器阵列是并行阵列，一次迭代可同时对多个CDMA符号，或同一个符号但不同用户或路径进行，一个具有K/2个加法器的阵列，平均只需要2N/K周期即可完成一个扩频因子为N的CDMA符号解扩。因此，本发明相关器阵列具有很高的处理速度，实现了高速解扩相关，提高了解扩相关的效率。
附图说明
图1为本发明可重构迭代相关阵列的应用的组成结构示意图；
图2为本发明相关器阵列的组成结构示意图；
图3为本发明相关器阵列中的循环网的结构示意图；
图4为本发明相关器阵列中的加法器阵列的组成结构示意图；
图5a为本发明相关器阵列中的PN缓存的结构示意图；
图5b为本发明相关器阵列中的本地缓存的结构示意图；
图6为本发明相关器阵列中的本地缓存中的数据结构示意图；
图7为本发明相关器阵列实现第一步解扩迭代的实施例的示意图。
具体实施方式
图1为本发明可重构迭代相关阵列的应用的组成结构示意图，如图1所示，本发明可重构迭代相关阵列的应用包括两部分：第一部分是由微码缓存和微码器构成的控制器，该控制器根据微码完成以下控制功能：将外部PN码读入PN码缓存器；将外部天线数据读入本地缓存器；根据PN码和天线数据的相对位置生成两个循环网的循环控制信号；产生加法器阵列控制信号；产生输出开关控制信号。该控制器可以采用任何通用CPU或通用阵列处理器内的控制器来实现，属于本领域技术人员容易获知的，其具体实现不用于限定本发明的保护范围，也不在本发明的保护范围内；第二部分是包括加法器阵列、PN缓存和本地缓存，开关，以及PN缓存和本地缓存各自的循环网(即图1中的第一循环网和第二循环网)的相关器阵列。
其中，本发明相关器阵列，用于在控制器的控制下，通过对CDMA扩频符号进行连续迭代压缩完成CDMA解扩。该相关器阵列既可在一个通用CPU的控制下单独使用，也可集成到一个通用阵列处理器内作为一个CDMA专用加速阵列完成CDMA信号的解扩和多径搜索。
图2为本发明相关器阵列的组成结构示意图，如图2所示，本发明相关器阵列包括加法器阵列、PN缓存和本地缓存，PN缓存和本地缓存各自分别对应的第一循环网和第二循环网，以及开关F，其中，
PN缓存，是一个双口数据内存，a’口读，e口写，用于存储PN码。PN缓存含有K个独立的存储页，每个存储单元为1个比特或2个比特(复PN码)，数据在一个周期内完成读写。其中，K与实现成本有关。K的取值越大，硬件实现成本越高，但处理速度也会随之而高；反之，K越小，实现成本越低，处理速度也会随之而低。
本地缓存，是一个双口数据内存，b’口读，d口写，用于存储来自接收天线的数据和运算中间结果。与PN缓存类似，本地缓存也含有K个独立的存储页，每个存储单元宽度为(n+n)比特，用于存储一个(n+n)比特的复数。
来自天线的数据按给定的地址写入本地缓存，以后每次迭代后的结果通过输出开关被依次写回本地缓存左半部和右半部.
PN缓存与本地缓存也可以是单口数据内存，具体使用是本领域技术人员的惯用技术手段，这里不再赘述。
第一循环网，连接PN缓存的输出口a’与加法器阵列的输入口a，用于对输入的PN码进行循环移位处理实现与天线数据的同步对齐。
第二循环网，连接本地数据缓存的输出口b’与加法器阵列的输入口b，用于对输入的来自接收天线的数据进行循环移位，实现与PN码的同步对齐。
第一和第二循环网主要用来完成本地生成的PN码和天线输入数据之间的同步。PN码和天线数据是按行在各自的缓存器内顺序放置的。但各自的起始位置不同。第一和第二循环网将PN码和天线数据各自进行循环位移后使它们对齐，也即同步，后送到加法阵列。
加法器阵列，由一组复数加法器组成，用于根据天线数据对应的PN码，对每一位天线数据完成正负号转换，每两个正负号转换后的数据为一组，分别输入至由K/2个复数加法器构成的运算器阵列完成合并，将合并后的K/2个中间符号锁存到输出锁存器阵列内，并输出给开关F。
其中，复数加法器的数量为该加法器阵列的尺度的一半。比如，如果加法器阵列中含有K/2个复数加法器，那么，该加法器阵列的尺度就是K。加法器阵列有两个输入口即输入口a和输入口b，以及一个输出口c。其中，输入口a有K个输入，每个输入位宽为1比特或2比特；输入口b也有K个输入，每个输入位宽为2n比特(用于表示(n+n)比特的一个复数)；输出口c有K/2个输出，每个输入也是一个(n+n)比特的复数。
开关F，是一个二选一开关。用于选择将来自加法器阵列的K/2个中间符号送达到具有K个独立页面的本地缓存的左半个或右半个，每半个缓存具有K/2页面。
本发明提供的相关器阵列，通过一个由K/2个复数加法单元构成的加法器阵列，完成了对天线接收到的CDMA信号并行解扩，每一次迭代将CDMA符号的扩频因子减半。由于本相关器阵列是并行阵列，一次迭代可同时对多个CDMA符号，或同一个符号但不同用户或路径进行，一个具有K/2个加法器的阵列，平均只需要2N/K周期即可完成一个扩频因子为N的CDMA符号解扩，比如：K/2＝64，N＝256，则仅需要4个周期即可完成该符号的解扩操作。因此，本发明相关器阵列具有很高的处理速度，实现了高速解扩相关，提高了解扩相关的效率。
本发明相关器阵列可作为CDMA/WCDMA/CDMA2000等无线系统中的Rake接收机、多径搜索器和随机接入信道(RACH)检测器内的解扩相关器。本发明相关器阵列可以独立作为一个可编程的软加速器使用，也可集成到一个通用阵列处理器内作为一个可编程的软加速器使用。
下面对本发明相关器阵列的各组成部分进行详细描述。
图3为本发明相关器阵列中的循环网的结构示意图，如图3所示，循环网通过循环移位，将输入向量X转变成输出向量Y，也就是说，向量Y的元素是向量X的元素的循环位移。循环网的具体实现属于本领域技术人员的惯用技术手段，这里不再赘述。
图4为本发明相关器阵列中的加法器阵列的组成结构示意图，如图4所示，PN码通过第一循环网输入到输入口a，信号数据通过第二循环网输入到输入口b；PN码和信号数据之间的同步由第一循环网和第二循环网协调完成。分别来自输入口a和输入口b的K个PN码和K个来自接收天线的信号数据，并行地锁存到锁存器阵列LPN和锁存器阵列LS内；根据其对应的PN码，每个信号数据通过正负号转换阵列完成正负号转换，然后每两个相邻为一组送入由K/2个复数加法器构成的加法运算器阵列完成合并；最后这K/2个结果锁存到输出锁存器阵列Lout内，再输出至所述开关。
图5a为本发明相关器阵列中的PN缓存的结构示意图，图5b为本发明相关器阵列中的本地缓存的结构示意图，如图5a和图5b所示，每个缓存阵列有K个独立的存储页面，其中，PN码存储页面每个单元位宽1个或两个比特，用于存储1比特的实数伪码或2比特的复数伪码；数据本地存储页面每个单元位宽2n个比特，用于存储(n+n)比特的复数数据。两个缓存中，每个页面都是一个双口数据内存，一个口读，一个口写。要求二者能并行操作，而且，两个缓存阵列可以在每个周期被加法器阵列并行读取。
本地数据缓存阵列的写口分为左、右两半。由于来自加法阵列的数据只有K/2个，因此，当数据是来自加法器阵列的输出时，每次写读只写一半。
图6为本发明相关器阵列中的本地缓存中的数据结构示意图，图6示出了CDMA天线m倍过取样信号在本地数据缓存器内的数据结构，图6中假设m＝8，如图6所示，每个m倍过取样码片占用m个单元，信号序列数据以m个单元为单位从左到右排列；占满K个页面后，再另起一行，直到排完为止。
迭代工作原理为：假设一个扩频因子为256的CDMA符号X，如果进行8倍过取样，则共有2048取样数据。每8个数据取出1个(每个码片一个)，共256个取样数据；这256个取样数据向量称为原始符号，其中由任何小于256个相邻的数据构成的子向量称为原始符号段。在完成与相应的256个PN码片相乘后，每两个相邻数据用加法器完成第一次压缩合并，结果为128个中间数据；由这128个中间数据构成的向量称为中间符号，其中由任何小于128个相邻的数据构成的子向量称为中间符号段。每次压缩迭代完成2:1的压缩，在这个过程中，所有中间结果都称为中间符号或中间符号段。
图7为本发明相关器阵列实现第一步解扩迭代的实施例的示意图，如图7所示，同后续的压缩不同，第一步压缩还必须完成信号数据与PN码的对应位相乘。从图7可见，同时分别从PN缓存和本地数据缓存中读取PN码和天线信号数据，通过各自的循环网完成同步对齐；然后，根据对应的PN码完成对每一位天线数据的正负号转换，并同时用加法器阵列完成2:1数据合并即2:1符号压缩以生成中间符号；最后，生成的K/2中间符号通过本地缓存的左半口或右半口写回。
以上所述，仅为本发明的较佳实施例而已，并非用于限定本发明的保护范围，凡在本发明的精神和原则之内所作的任何修改、等同替换和改进等，均应包含在本发明的保护范围之内。

Claims (9)

1.一种相关器阵列，其特征在于，包括加法器阵列、PN缓存和本地缓存，PN缓存和本地缓存各自分别对应的第一循环网和第二循环网，以及开关；其中，
PN缓存，用于存储PN码；
本地缓存，用于存储来自接收天线的数据，或运算的中间结果；
第一循环网，连接PN缓存的输出口与加法器阵列的输入口，用于对输入的PN码进行处理，实现与天线数据的同步对齐；
第二循环网，连接本地数据缓存的输出口与加法器阵列的输入口，用于对输入的来自接收天线的数据进行处理，实现与PN码的同步对齐；
加法器阵列，由一组复数加法器组成，用于根据天线数据对应的PN码，对每一位天线数据完成正负号转换，每两个正负号转换后的数据为一组，分别输入至由K/2个复数加法器构成的运算器阵列完成合并，将合并后的K/2个中间符号锁存输出给开关；
开关，用于选择将来自加法器阵列的K/2个中间符号送达到具有K个独立页面的本地缓存的左半个或右半个，每半个缓存具有K/2页面。
2.根据权利要求1所述的相关器阵列，其特征在于，所述PN缓存含有K个独立的存储页，每个存储单元为1个比特或2个比特，数据在一个周期内完成读写。
3.根据权利要求1所述的相关器阵列，其特征在于，所述本地缓存含有K个独立的存储页，每个存储单元宽度为(n+n)比特，用于存储一个(n+n)比特的复数。
4.根据权利要求1所述的相关器阵列，其特征在于，所述复数加法器的数量为K/2，则该加法器阵列的尺度为K。
5.根据权利要求4所述的相关器阵列，其特征在于，所述加法器阵列具体用于：
将分别来自第一输入口和第二输入口的K个PN码和K个来自接收天线的信号数据，并行地分别锁存到锁存器阵列LPN和锁存器阵列LS内；
根据其对应的伪码，每个信号数据通过正负号转换阵列完成正负号转换，将每两个一组送入由K/2个复数加法器构成的运算阵列完成合并；得到的K/2个结果锁存到输出锁存器阵列Lout内，再输出至所述开关。
6.根据权利要求1～5任一项所述相关器阵列，其特征在于，所述相关器阵列独立作为可编程的软加速器使用；或者，集成到通用阵列处理器内作为可编程的软加速器使用。
7.一种相关器阵列的实现方法，其特征在于，包括：
接收来自第一输入口的K个PN码，接收来自第二输入口的K个来自接收天线的信号数据，并分别缓存在PN缓存和本地缓存中；
利用第一循环网和第二循环网协调完成PN码和信号数据之间的同步；
根据信号数据对应的PN码，每个信号数据通过正负号转换阵列完成正负号转换后，将每两个一组送入由K/2个复数加法器构成的运算阵列完成合并；得到的K/2个结果输出锁存器阵列内后输出给开关；
开关通过选择，将来自加法器阵列的K/2个中间符号送达到具有K个独立页面的本地缓存的左半个或右半个，每半个缓存具有K/2页面。
8.根据权利要求7所述的实现方法，其特征在于，所述利用第一循环网和第二循环网协调完成PN码和信号数据之间的同步包括：通过循环移位实现同步。
9.根据权利要求7或8所述的方法，其特征在于，所述相关器阵列进行一次迭代包括：同时对多个符号，或同一个符号但不同用户或路径进行。
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