CN102655087A - 一种调整前金属电介层应力的方法 - Google Patents

一种调整前金属电介层应力的方法 Download PDF

Info

Publication number
CN102655087A
CN102655087A CN2012101095851A CN201210109585A CN102655087A CN 102655087 A CN102655087 A CN 102655087A CN 2012101095851 A CN2012101095851 A CN 2012101095851A CN 201210109585 A CN201210109585 A CN 201210109585A CN 102655087 A CN102655087 A CN 102655087A
Authority
CN
China
Prior art keywords
dielectric layer
metal dielectric
nmos
pmos
pmos device
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Granted
Application number
CN2012101095851A
Other languages
English (en)
Other versions
CN102655087B (zh
Inventor
张文广
陈玉文
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Shanghai Huali Microelectronics Corp
Original Assignee
Shanghai Huali Microelectronics Corp
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Shanghai Huali Microelectronics Corp filed Critical Shanghai Huali Microelectronics Corp
Priority to CN201210109585.1A priority Critical patent/CN102655087B/zh
Publication of CN102655087A publication Critical patent/CN102655087A/zh
Application granted granted Critical
Publication of CN102655087B publication Critical patent/CN102655087B/zh
Active legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Images

Landscapes

  • Element Separation (AREA)

Abstract

本发明提供了一种调节前金属介电层应力的方法，通过调整HARP薄膜在不同区域的应力特性，满足不同器件的应力要求。本发明解决了HARP薄膜对PMOS器件的负面影响，同时提高了PMOS和NMOS载流子迁移率，从而提高了半导体器件的整体性能。

Description

一种调整前金属电介层应力的方法
技术领域
本发明涉及一种金属前金属介质填充工艺，尤其涉及一种调节前金属介电层应力、提高半导体器件整体性能的方法。
背景技术
随着集成电路特征线宽缩小到90nm以下，通过栅极厚度、栅极介电常数及结深提高器件性能已经不能满足工艺的要求。通过应变硅技术来提高载流子迁移率早在1950年就得到共识，其原理是通过压应力或张应力改变硅晶格结构来改变能带结构，以提高载流子速度。伴随氮化硅在栅极机构上施加的高应力，MOS器件的载流子迁移率可以得到很大的提高，目前，90nm技术已经有应变硅技术的应用，而且已经证明在超浅结中，能够提高晶体管驱动电流90%以上，浅沟槽隔离（STI）、氧化物/氮化物侧间隙壁（Oxide/Nitride Spacer）和外延应变硅锗技术（Epitaxial Si/Ge）已被业界公认为应变硅技术中的有效工艺。
对半导体产业而言，应变硅工程的应用是一项巨大的突破，而高应力氮化硅作为金属前绝缘体的刻蚀停止层也越来受到业界的认可，它能在65nm以下线宽的工艺中显著的提高逻辑器件运算速度，从而被广泛运用。
随着65nm推广以及45nm技术的要求，集成工艺对绝缘体层有了更高的要求。HARP（高深宽比工艺，high aspect ratio process）工艺有着优于HDPCVD（高密度等离子体化学气相沉积）工艺的填充能力，在65nm节点开始，在金属前介质填充工艺中得到应用，但是HARP工艺沉积的薄膜应力为张应力（约200MPa），虽然张应力对NMOS器件有利，可提高器件的速度，但是对于PMOS有负面的影响，会降低PMOS的性能。
为了解决应力的影响，现有技术一般在PMOS和NMOS器件上方分别沉积压应力层和张应力层，过程非常繁琐，尤其是器件尺寸也来越小的情况下，这种方法已不能满足半导体器件生产的需要。
发明内容
本发明所要解决的是现有HARP工艺对PMOS有负面影响、会降低PMOS器件性能的问题。
本发明的目的是提供一种调整前金属介电层应力的方法，以及一种半导体器件的制备方法。
本发明的第一个方面是提供一种调整前金属介电层应力的方法，步骤包括：
步骤1，提供衬底，衬底上含有NMOS器件和PMOS器件，在NMOS器件和PMOS器件之间被浅沟槽隔离；在衬底的上方沉积有通孔刻蚀停止层；
步骤2，通过HARP工艺在所述通孔刻蚀停止层上填充前金属介电层；
步骤3，将NMOS器件上方的前金属电介层进行覆盖，露出PMOS器件上方的前金属介电层，对露出的PMOS器件上方的前金属介电层进行紫外光照射；
步骤4，去除NMOS器件上方的覆盖物。
其中，所述通孔刻蚀停止层材质一般为SiN，但也可以是其它可用的介质材料。所述前金属介电层材质可以是SiO2、SiN、或掺杂二氧化硅，如磷硅玻璃、硼硅玻璃等。
根据本发明的一种优选实施例，其中，采用光刻胶对NMOS上方的前金属介电层进行覆盖。
本发明的第二个方面是提供一种制备半导体器件的方法，步骤包括：
步骤1，在衬底上形成NMOS器件和PMOS器件，在NMOS器件和PMOS器件之间形成浅沟槽隔离结构；在衬底的上方沉积通孔刻蚀停止层；
步骤2，通过HARP工艺在所述通孔刻蚀停止层上填充前金属介电层；
步骤3，将NMOS器件上方的前金属电介层进行覆盖，露出PMOS器件上方的前金属介电层，对露出的PMOS器件上方的前金属介电层进行紫外光照射；
步骤4，去除NMOS器件上方的覆盖物。
其中，所述通孔刻蚀停止层材质一般为SiN，但也可以是其它可用的介质材料。所述前金属介电层材质可以是SiO2、SiN、或掺杂二氧化硅，如磷硅玻璃、硼硅玻璃等。
根据本发明的一种优选实施例，其中，采用光刻胶对NMOS上方的前金属介电层进行覆盖。
本发明的第三个方面是提供一种上述任意方法制备的半导体器件。
本发明在完成前金属介质填充后，对PMOS区域进行紫外光照射，将张应力HARP薄膜中的Si-H键、Si-O键、O-H键等化学键进行重新组合，导致薄膜组分的改变，变成一层压应力薄膜，从而避免了高张应力对PMOS器件性能的降低，甚至提高了PMOS器件的速度和性能。
附图说明
图1为本发明实施例中填充前金属介电层后器件结构示意图；
图2为图1所述实施例中紫外光照示意图；
图3为图1所述实施例中紫外照射后器件结构示意图。
具体实施方式
本发明提供了一种调整前金属介电层应力的方法，通过紫外光照射，将PMOS器件上方填充的前金属介质由张应力膜变为压应力膜，压应力传导给PMOS器件上方的通孔刻蚀停止层，从而避免高张应力对PMOS器件的负面影响，并提高PMOS器件的性能。
下面参照附图，通过具体实施例，对本发明进行详细的介绍和描述，以使更好的理解本发明内容，但是应当理解的是，下述实施例并不限制本发明范围。
步骤1
参照图1，首先在衬底1上制备PMOS器件21和NMOS器件22，并在PMOS器件21和NMOS器件22之间制备STI（浅沟槽隔离）结构3，将PMOS器件21和NMOS器件22隔开。
在衬底上表面沉积一层SiN层，作为通孔刻蚀停止层4。
步骤2
参照图1，采用HARP工艺，在通孔刻蚀停止层4的上方填充前金属介电层5，相比于HDPCVD工艺，HARP工艺具有更好的填充能力，但是HARP工艺沉积的薄膜具有很高的张应力（约200MPa），虽然对NMOS器件有利，可提供NMOS器件的速度，但是对PMOS器件具有负面影响，会降低PMOS器件的性能。
步骤3
参照图2，为了消除PMOS器件21上方前金属介电层5的张应力，用光刻胶6覆盖在NMOS器件22的上方，露出PMOS器件21上方的张应力前金属介电层5，然后用紫外光对PMOS器件21上方露出的张应力前金属介电层5进行照射。
高能短波长紫外光能够使PMOS器件21上方张应力前金属介电层5内的Si-H、Si-O、以及O-H等化学键进行重新组合，从而改变薄膜组分，将张应力薄膜变为压应力前金属介电层51（如图3所示），而光刻胶6覆盖的NMOS器件22上方的张应力前金属介电层5保持不变。
步骤4
去除覆盖在NMOS器件22上方的光刻胶6。
所制备的半导体器件结构如图3所示。衬底1中有PMOS器件21和NMOS器件22，PMOS器件21上方的薄膜为压应力膜，NMOS器件22上方的薄膜为张应力膜，能够同时提高PMOS和NMOS器件载流子的迁移率，解决了传统HARP工艺薄膜由于张应力特性而导致PMOS器件性能降低的问题，提高了半导体器件的整体性能。
以上对本发明的具体实施例进行了详细描述，但其只是作为范例，本发明并不限制于以上描述的具体实施例。对于本领域技术人员而言，任何对本发明进行的等同修改和替代也都在本发明的范畴之中。因此，在不脱离本发明的精神和范围下所作的均等变换和修改，都应涵盖在本发明的范围内。

Claims (7)

1.一种调整前金属介电层应力的方法，其特征在于，步骤包括：
步骤1，提供衬底，衬底上含有NMOS器件和PMOS器件，在NMOS器件和PMOS器件之间被浅沟槽隔离；在衬底的上方沉积有通孔刻蚀停止层；
步骤2，通过HARP工艺在所述通孔刻蚀停止层上填充前金属介电层；
步骤3，将NMOS器件上方的前金属电介层进行覆盖，露出PMOS器件上方的前金属介电层，对露出的PMOS器件上方的前金属介电层进行紫外光照射；
步骤4，去除NMOS器件上方的覆盖物。
2.根据权利要求1所述的方法，其特征在于，所述通孔刻蚀停止层材质为SiN。
3.根据权利要求1所述的方法，其特征在于，步骤3中，采用光刻胶对NMOS上方的前金属介电层进行覆盖。
4.一种制备半导体器件的方法，其特征在于，步骤包括：
步骤1，在衬底上形成NMOS器件和PMOS器件，在NMOS器件和PMOS器件之间形成浅沟槽隔离结构；在衬底的上方沉积通孔刻蚀停止层；
步骤2，通过HARP工艺在所述通孔刻蚀停止层上填充前金属介电层；
步骤3，将NMOS器件上方的前金属电介层进行覆盖，露出PMOS器件上方的前金属介电层，对露出的PMOS器件上方的前金属介电层进行紫外光照射；
步骤4，去除NMOS器件上方的覆盖物。
5.根据权利要求1所述的方法，其特征在于，所述通孔刻蚀停止层材质为SiN。
6.根据权利要求1所述的方法，其特征在于，步骤3中，采用光刻胶对NMOS上方的前金属介电层进行覆盖。
7.一种如权利要求4所述方法制备的半导体器件。
CN201210109585.1A 2012-04-16 2012-04-16 一种调整前金属电介层应力的方法 Active CN102655087B (zh)

Priority Applications (1)

Application Number Priority Date Filing Date Title
CN201210109585.1A CN102655087B (zh) 2012-04-16 2012-04-16 一种调整前金属电介层应力的方法

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
CN201210109585.1A CN102655087B (zh) 2012-04-16 2012-04-16 一种调整前金属电介层应力的方法

Publications (2)

Publication Number Publication Date
CN102655087A true CN102655087A (zh) 2012-09-05
CN102655087B CN102655087B (zh) 2016-01-27

Family

ID=46730694

Family Applications (1)

Application Number Title Priority Date Filing Date
CN201210109585.1A Active CN102655087B (zh) 2012-04-16 2012-04-16 一种调整前金属电介层应力的方法

Country Status (1)

Country Link
CN (1) CN102655087B (zh)

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN112635394A (zh) * 2021-03-09 2021-04-09 晶芯成(北京)科技有限公司 沟槽隔离结构的制备方法

Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN101150062A (zh) * 2006-09-19 2008-03-26 台湾积体电路制造股份有限公司 半导体结构的形成方法
CN101266949A (zh) * 2007-03-16 2008-09-17 联华电子股份有限公司 应变硅互补型金属氧化物半导体晶体管的制作方法

Patent Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN101150062A (zh) * 2006-09-19 2008-03-26 台湾积体电路制造股份有限公司 半导体结构的形成方法
CN101266949A (zh) * 2007-03-16 2008-09-17 联华电子股份有限公司 应变硅互补型金属氧化物半导体晶体管的制作方法

Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN112635394A (zh) * 2021-03-09 2021-04-09 晶芯成(北京)科技有限公司 沟槽隔离结构的制备方法
CN112635394B (zh) * 2021-03-09 2021-09-17 晶芯成(北京)科技有限公司 沟槽隔离结构的制备方法

Also Published As

Publication number Publication date
CN102655087B (zh) 2016-01-27

Similar Documents

Publication Publication Date Title
US8389359B2 (en) Method for forming low resistance and uniform metal gate
CN103137624B (zh) 高栅极密度器件和方法
CN100385635C (zh) 用来提高晶体管沟道中的应变效应的方法和设备
CN103515244A (zh) 具有降低的层间电介质层蚀刻速率的替代金属栅极处理
CN105225950B (zh) 鳍式场效应晶体管的形成方法、mos晶体管的形成方法
JP2014519192A (ja) 置換ゲート・トランジスタの作製におけるｕｖ硬化の応力利得の保持
CN106711222A (zh) 半导体结构
CN106653751A (zh) 半导体器件及其制造方法
CN106298527A (zh) Pmos晶体管及其形成方法
CN103730404A (zh) 浅沟槽隔离的制造方法
CN109037143B (zh) 包括沟槽隔离的半导体装置
US20120292710A1 (en) Method for self-aligned metal gate cmos
CN103531540B (zh) 半导体器件制造方法
CN102655087A (zh) 一种调整前金属电介层应力的方法
CN105870020A (zh) 一种半导体器件及其形成方法
US9349631B2 (en) Method for defining an isolation region(s) of a semiconductor structure
CN106298665A (zh) 半导体器件的制造方法
CN106328501A (zh) 半导体器件的制造方法
US9859129B2 (en) Semiconductor device and manufacturing method of the same
CN102437129B (zh) 一种局部化soi和goi器件结构及其工艺集成方法
CN102386076A (zh) 金属栅层/高k栅介质层的叠层结构的刻蚀方法
KR20220110267A (ko) 3d 디바이스 레이아웃을 이용하는 고성능 cmos
CN104409410A (zh) 改善浅沟槽隔离边缘SiC应力性能的方法
CN102709179B (zh) 双应力氮化硅蚀刻阻挡层形成方法和半导体器件制造方法
CN109148373A (zh) 半导体结构及其形成方法

Legal Events

Date Code Title Description
C06 Publication
PB01 Publication
C10 Entry into substantive examination
SE01 Entry into force of request for substantive examination
C14 Grant of patent or utility model
GR01 Patent grant