CN102651206A - 显示面板以及具有该显示面板的显示设备 - Google Patents

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Abstract

本申请提供了一种显示面板以及具有该显示面板的显示设备。所述显示面板包括：显示区域、包括第一外围区域和与所述第一外围区域相对的第二外围区域的外围区域、位于所述显示区域中的多个像素、多条数据线、第一栅极线、第二栅极线、第一栅极驱动电路以及第二栅极驱动电路。每条数据线对应于两个像素列。第一栅极线位于像素行的第一侧上。第二栅极线位于像素行的第二侧处。第一栅极驱动电路位于第一外围区域中，并且包括向第一栅极线提供栅极信号的第一级。第二栅极驱动电路位于第二外围区域中，并且包括向第二栅极线提供栅极信号的第二级。

Description

显示面板以及具有该显示面板的显示设备
技术领域
本发明的示例性实施方式涉及一种显示面板以及具有该显示面板的显示设备。更具体地，本发明的示例性实施方式涉及一种改进外观质量的显示面板以及具有该显示面板的显示设备。
背景技术
通常，液晶显示器(“LCD”)设备包括LCD面板和驱动该LCD面板的驱动装置。LCD面板包括多条数据线以及与数据线交叉的多条栅极线。因此，LCD面板的多个像素可以由数据线和栅极线限定。驱动装置包括将栅极信号输出至栅极线的栅极驱动电路和将数据信号输出至数据线的数据驱动电路。
为了减少LCD设备的总尺寸以及制造成本，已经使用了能够减少数据线的数量和数据驱动电路的数量的像素结构。彼此相邻的两个像素共享像素结构中的一条数据线。因此，包括在两个像素列中的多个像素共享一条数据线，使得数据线的数量减少。然而，包括在一个像素行中的多个像素电连接至彼此相邻的两条栅极线，并且彼此不同的两个栅极信号施加于两条栅极线。
对于驱动该像素行来说两条栅极线是必须的，使得产生两个栅极信号的两个电路级形成在与LCD面板的显示区域中的该像素行相对应的LCD面板的外围区域中。因此，外围区域的宽度增加，使得边框(bezel)宽度增加。
另外，在高分辨率LCD面板中，由于栅极线的电阻而出现栅极信号的延迟差(delay difference)，使得位于LCD面板的左侧和右侧的像素由于延迟差而具有电荷差(charge difference)。结果，出现诸如垂直线的缺陷。
发明内容
本发明的示例性实施方式提供一种能够减小显示设备的边框宽度的显示面板。
本发明的示例性实施方式还提供一种具有显示面板的显示设备。
根据本发明的示例性实施方式，显示面板包括：显示区域；外围区域，围绕显示区域，并包括第一外围区域和与该第一外围区域相对的第二外围区域；多个像素；多条数据线；第一栅极线；第二栅极线；第一栅极驱动电路和第二栅极驱动电路。像素位于显示区域中，并且包括多个像素行和多个像素列。数据线沿列方向延伸并且每条数据线对应于两个像素列。第一栅极线沿行方向延伸并且位于每个像素行的第一侧处。第二栅极线沿行方向延伸并且位于每个像素行的第二侧处。第一栅极驱动电路位于第一外围区域中并且包括向第一栅极线提供栅极信号的第一级。第二栅极驱动电路位于第二外围区域中并且包括向第二栅极线提供栅极信号的第二级。
在示例性实施方式中，显示面板还可以包括：第一时钟线，其将第一时钟信号传送至第一栅极驱动电路；第三时钟线，其将第三时钟信号传送至第二栅极驱动电路，第三时钟信号相对于第一时钟信号具有第一延迟差；第二时钟线，其将第二时钟信号传送至第一栅极驱动电路，第二时钟信号相对于第一时钟信号具有第二延迟差，第二延迟差大于第一延迟差；以及第四时钟线，其将第四时钟信号传送给第二栅极驱动电路，第四时钟信号相对于第一时钟信号具有第三延迟差，第三延迟差大于第二延迟差。
在示例性实施方式中，第一级可以位于第一外围区域中并且其宽度小于或等于由第一栅极线与第二栅极线之间的距离限定的像素行宽度，并且第二级可以位于第二外围区域中并且具有小于或等于像素行宽度的宽度。
在示例性实施方式中，显示面板还可以包括：第一放电电路，邻近于第二级，并且该第一放电电路包括将施加于第一栅极线的高电压放电成低电压的第一放电晶体管；以及第二放电电路，邻近于第一级，并且该第二放电电路包括将施加于第二栅极线的高电压放电成低电压的第二放电晶体管。
在示例性实施方式中，像素可以包括多个红色像素、多个绿色像素和多个蓝色像素，第一栅极线和第二栅极线中的一个可以电连接至红色像素中的每一个而另一个可以电连接至绿色像素中的每一个，并且第一栅极线和第二栅极线中的每一个可以电连接至蓝色像素。
根据本发明的另一示例性实施方式，显示设备包括显示面板和印刷电路板(“PCB”)。显示面板包括：显示区域；外围区域，围绕显示区域，并且包括第一外围区域和与第一外围区域相对的第二外围区域；多个像素，位于显示区域中并且包括多个像素行和多个像素列；多条数据线，沿列方向延伸并且每条数据线对应于两个像素列；第一栅极线，沿行方向延伸并且位于每个像素行的第一侧处；第二栅极线，沿行方向延伸并且位于每个像素行的第二侧处；第一栅极驱动电路，位于第一外围区域中，包括向第一栅极线提供栅极信号的第一级；以及第二栅极驱动电路，位于第二外围区域中，并且包括向第二栅极线提供栅极信号的第二级。PCB电连接至显示面板并且具有位于PCB上的主驱动电路。主驱动电路产生被提供给第一和第二栅极驱动电路的第一时钟信号、第二时钟信号、第三时钟信号和第四时钟信号。
在示例性实施方式中，印刷电路板可以包括将第一和第二时钟信号传送给第一栅极驱动电路的多条第一信号线、将第三和第四时钟信号传送给第二栅极驱动电路的多条第二信号线以及控制第一和第二信号线的RC时间常数的电阻-电容(“RC”，电阻器-电容器)控制部。
根据本发明，第一和第二栅极驱动电路中的一个将栅极信号提供给位于像素行的第一侧处的栅极线，并且另一个将栅极信号提供给位于像素行的第二侧处的栅极线，使得在高分辨率显示设备中可以减小边框宽度并且可以减少电能消耗。另外，通过本发明的像素结构，可以防止由于栅极信号的延迟差产生的显著差异。
附图说明
本发明的上述和其它特征将通过参照附图对本发明的详细示例性实施方式的描述而变得更加显而易见，其中：
图1是示出了根据本发明的显示设备的示例性实施方式的平面图；
图2A是示出了图1的第一栅极驱动电路的示例性实施方式的框图；
图2B是示出了图1的第二栅极驱动电路的示例性实施方式的框图；
图3是示出了图2A和2B的第一和第二栅极驱动电路的输入和输出信号的示例性实施方式的波形图；
图4是示出了根据本发明的第一和第二栅极驱动电路的输入和输出信号的另一示例性实施方式的波形图；
图5是示出了图1的显示面板的示例性实施方式的示意图；
图6A至6C是示出了根据对图1的显示面板中所包括的每个彩色像素进行的驱动而获得的图像质量的示例性实施方式的示意图；
图7A至7B是示出了根据图1的显示设备的外观质量改进的示例性实施方式的示意图；
图8是示出了还根据本发明的显示面板的另一示例性实施方式的示意图；
图9是示出了根据本发明的显示面板的又一示例性实施方式的示意图；
图10A至10C是示出了根据对图9的显示面板中所包括的每个彩色像素进行的驱动而获得的图像质量的示例性实施方式的示意图；以及
图11是示出了根据本发明的显示面板的又一示例性实施方式的示意图。
具体实施方式
以下将参照示出了本发明示例性实施方式的附图对本发明进行更全面地描述。然而，本发明可以以多种不同形式来实施，而不应该解释为限于这里所阐述的示例性实施方式。当然，提供这些实施方式以便使本公开内容全面和完整，并且将本发明的范围充分传达给本领域技术人员。在附图中，为了清楚起见，层和区域的尺寸和相对尺寸可能被放大。
可以理解，当一个元件或层被称作在另一个元件或层“上”、或“连接至”另一个元件或层时，该元件或层可以直接在另一元件或层上或直接连接至另一个元件或层，或者可能存在中间元件或层。相反，当一个元件或层被称作“直接”在另一个元件或层上、或“直接连接至”另一个元件或层时，则不存在中间元件或层。相同标号始终表示相同元件。如本文中所使用的，术语“和/或”包括一个或多个相关所列项目中的任意及所有组合。
可以理解，尽管本文可以使用术语第一、第二、第三等来描述各种元件、部件、区域、层和/或部分，但是这些元件、部件、区域、层和/或部分不应该受限于这些术语。这些术语仅用来将一个元件、部件、区域、层或部分与另一个元件、部件、区域、层或部分区分开来。因此，在不背离本发明教导的情况下，下文所讨论的第一元件、部件、区域、层或部分可以称为第二元件、部件、区域、层或部分。
为了便于描述，本文可以使用诸如“下”、“上”等空间相对术语，以描述如图中所示的一个元件或特征与另一元件或特征的关系。可以理解，除图中所示的方位之外，空间相对术语旨在包括使用或操作时装置的不同方位。例如，如果翻转图中的装置，则相对于其它元件或特征描述为“下”的元件将相对于其它元件或特征被定位为“上”。因此，示例性术语“下”可以包括上面和下面两个方位。装置可以以其它方式定位(旋转90度或位于其它方位)，并且本文所用的空间相对描述符可相应地进行解释。
本文使用的术语仅用于描述特定实施方式的目的，而不是旨在限制本发明。如本文中使用的，除非文中以其它方式清楚地指出，否则当没有限定所列项的具体数量时，旨在包括一个或多个所列项。还可以理解，当在本说明书中使用时，术语“包括(comprises)”和/或“包含(comprising)”表明存在所述的特征、整体、步骤、操作、元件、和/或部件，但并不排除存在或附加有一个或多个其它的特征、整体、步骤、操作、元件、部件、和/或其组。
除非以其它方式限定，否则本文所使用的所有术语(包括技术术语和科学术语)具有与本发明所属技术领域的普通技术人员通常所理解相同的含义。还可以理解，诸如在常用词典中定义的那些术语应该解释为具有与它们在相关领域的上下文中的含义一致的含义，并且除非本文如此特别限定，否则不应理解为理想化的或过于正式的含义。
下面，将参照附图详细地解释本发明。
图1是示出了根据本发明的显示设备的示例性实施方式的平面图。
参照图1，显示设备包括显示面板100、数据驱动部300和印刷电路板(“PCB”)400。
显示面板100可以包括显示区域DA和围绕显示区域DA的外围区域PA。在显示区域DA中有多条数据线DLm-1、DLm和DLm+1、多条栅极线GLi-1、GLj-1、GLi和GLj、以及多个像素P(其中，m、i和j是自然数)。
数据线DLm-1、DLm和DLm+1沿列方向纵向地延伸并且沿行方向布置，并且每条数据线DLm-1、DLm和DLm+1对应于两个像素列。
栅极线GLi-1、GLj-1、GLi和GLj沿行方向纵向地延伸并且沿列方向布置(其中，i和j是自然数)。在一个示例性实施方式中，例如，栅极线GLi-1或GLi位于每个像素行的第一侧处，并且栅极线GLj-1或GLj位于每个像素行的与第一侧相对的第二侧处。
每个像素P均包括像素开关元件和电连接至像素开关元件的像素电极。像素可以布置成包括多个像素列和多个像素行的矩阵类型。两个像素列可以设置在彼此相邻的数据线DLm-1与DLm之间。一个像素行可以设置在彼此相邻的两条栅极线之间。像素行的像素可以电连接至两条栅极线。
外围区域PA可以包括第一栅极驱动电路210、第二栅极驱动电路230和数据驱动部300。
第一栅极驱动电路210位于第一外围区域PA1中并且包括彼此级联连接(cascade-connected)的多个级(stage)SCi-1和SCi。第一栅极驱动电路210物理地连接于和/或电连接于第一外围区域PA1中的第一时钟线CKL1和第二时钟线CKL2。第一栅极驱动电路210包括多个电路开关元件，并且可以通过与用于形成像素开关元件的处理基本上相同的处理形成。第一栅极驱动电路210电连接至两条栅极线中的沿着扫描方向位于像素行的第一侧(上侧)的第一栅极线，该两条栅极线电连接至该像素行的像素，并且第一栅极驱动电路210产生与施加于第一时钟线CKL1的第一时钟信号CK1或施加于第二时钟线CKL2的第二时钟信号CK2同步的栅极信号。
在一个示例性实施方式中，例如，第(i-1)级SCi-1连接至位于第一像素行PL1的第一侧处的第(i-1)条栅极线GLi-1，并且第(i-1)级SCi-1的宽度W1可以小于或等于第一像素行PL1的宽度W2。第i级SCi连接至位于第二像素行PL2的第一侧处的第i条栅极线GLi，并且第i级SCi的宽度W1可以小于或等于第二像素行PL2的宽度W2。
第二栅极驱动电路230位于第二外围区域PA2中，并且包括彼此级联连接的多个级SCj-1和SCj。第二栅极驱动电路230连接至位于第二外围区域PA2中的第三时钟线CKL3和第四时钟线CKL4。第二栅极驱动电路230包括多个电路开关元件，并且可以通过与用于形成像素开关元件的处理基本上相同的处理形成。第二栅极驱动电路230电连接至两条栅极线中的沿着扫描方向位于像素行的第二侧(下侧)处的第二栅极线，该两条栅极线电连接至该像素行的像素，并且第二栅极驱动电路230产生与施加于第三时钟线CKL3的第三时钟信号CK3或施加于第四时钟线CKL4的第四时钟信号CK4同步的栅极信号。
在一个示例性实施方式中，例如，第(j-1)级SCj-1连接至位于第一像素行PL1的第二侧处的第(j-1)条栅极线GLj-1，并且第(j-1)级SCj-1的宽度W1可以小于或等于第一像素行PL1的宽度W2。第j级SCj连接至位于第二像素行PL2的第二侧处的第j条栅极线GLj，并且第j级SCj的宽度W1可以小于或等于第二像素行PL2的宽度W2。宽度W2可以被限定为沿相同(列)方向获得的第(i-1)条栅极线GLi-1与第(j-1)条栅极线GLj-1之间的或者第i条栅极线GLi与第j条栅极线GLj之间的距离。
数据驱动部300位于第三外围区域PA3中。数据驱动部300包括多个数据驱动电路310、320和330，并且每个数据驱动电路310、320和330可以包括柔性PCB，在该柔性PCB上安装有数据驱动芯片。
PCB 400可以通过数据驱动部300而电连接至显示面板100。PCB 400包括主驱动电路410和多个信号线421、422、423和424。主驱动电路410产生第一、第二、第三和第四时钟信号CK1、CK2、CK3和CK4，并且位于PCB 400上。
信号线421、422、423和424将第一、第二、第三和第四时钟信号CK1、CK2、CK3和CK4分别传送至第一和第二栅极驱动电路210和230。在一个示例性实施方式中，例如，第一信号线421和422通过第一数据驱动电路310而电连接至位于第一外围区域PA1中的第一和第二时钟线CKL1和CKL2。第二信号线423和424通过最后一个数据驱动电路330而电连接至位于第二外围区域PA2中的第三和第四时钟线CKL3和CKL4。
PCB 400可以进一步包括第一电阻-电容(“RC”)控制部431和第二RC控制部432。
第一和第二RC控制部431和432控制第一和第二信号线421、422、423和424的RC时间常数值。第一信号线421和422传送第一和第二时钟信号CK1和CK2，并且第二信号线423和424传送第三和第四时钟信号CK3和CK4。在一个示例性实施方式中，例如，当第一信号线421和422的RC时间常数值与第二信号线423和424的RC时间常数值不同时，第一RC控制部431控制第一信号线421和422的RC时间常数，并且第二RC控制部432控制第二信号线423和424的RC时间常数，使得第一信号线421和422的RC时间常数值与第二信号线423和424的RC时间常数值基本上相同。因此，可以减少或有效防止从第一栅极驱动电路210产生的栅极信号与从第二栅极驱动电路230产生的栅极信号之间的延迟差。
显示面板100包括显示基板110、与显示基板110相对的相对基板130以及位于显示基板110与相对基板130之间的液晶层(未示出)。
显示基板110包括具有显示区域DA和外围区域PA的第一基底基板，并且数据线DLm-1、DLm和DLm+1、栅极线GLi-1、GLj-1、GLi和GLj以及像素电极位于第一基底基板的显示区域DA中。第一和第二栅极驱动电路210和230位于第一基底基板的第一和第二外围区域PA1和PA2中。
相对基板130包括与第一基底基板相对的第二基底基板，并且第二基底基板具有显示区域DA以及外围区域PA1、PA2和PA3。
多个滤色器(未示出)位于第二基底基板的显示区域DA中。滤色器可以包括红色、绿色和蓝色滤色器。公共电极(未示出)位于包括滤色器的第二基底基板上，并且公共电极与像素电极相对(例如，面对)。在可替换的实施方式中，滤色器可以被包括在显示基板110中。另外，公共电极可以被包括在显示基板110中。
图2A是示出了图1的第一栅极驱动电路210的示例性实施方式的框图。图2B是示出了图1的第二栅极驱动电路230的框图。图3是示出了图2A和2B的第一栅极驱动电路210和第二栅极驱动电路230的输入和输出信号的示例性实施方式的波形图。
参照图2A和图3，第一栅极驱动电路210包括多个级SC1、SC2、...、SCi-1、SCi、...、SCk-1、dSC，并且接收垂直起始信号STV、低电压VOFF、第一时钟信号CK1和第二时钟信号CK2。第二时钟信号CK2相对于第一时钟信号CK1可以具有第二延迟差t2。
每个级SC1、SC2、...、SCi-1、SCi、...、SCk-1、dSC可以包括第一输入端子IN1、第二输入端子IN2、第三输入端子IN3、电压端子VSS、输出端子OT和进位端子(carry terminal)CR。第一输入端子IN1接收垂直起始信号STV或之前级中的至少一个的进位信号(carry signal)。第二输入端子IN2接收第一时钟信号CK1或第二时钟信号CK2。第三输入端子IN3接收之后级中的至少一个的栅极信号。电压端子VSS接收低电压VOFF，该低电压VOFF是栅极信号的低电平。输出端子OT输出与第一或第二时钟信号CK1或CK2同步的栅极信号。进位端子CR输出与栅极信号同步的进位信号。
在一个示例性实施方式中，例如，第(i-1)级SCi-1响应于从前一级(其为第(i-2)级)输出的进位信号Cri-2的高电压VON而被驱动，以产生与第一时钟信号CK1同步的第(i-1)个栅极信号Gi-1。第(i-1)个栅极信号Gi-1施加至位于第一像素行PL1的第一侧处的第(i-1)条栅极线GLi-1。第i级SCi响应于从前一级(其为第(i-1)级)输出的进位信号Cri-1的高电压VON而被驱动，以产生与第二时钟信号CK2同步的第i个栅极信号Gi。第i个栅极信号Gi施加至位于第二像素行PL2的第一侧处的第i条栅极线GLi。
因此，第一栅极驱动电路210基于第一时钟信号CK1或第二时钟信号CK2而顺序地输出栅极信号G1、G3、...、Gi-1、Gi、...、Gk-1(其中，k为自然数)。
参照图2B和图3，第二栅极驱动电路230包括多个级SC1、SC2、...、SCj-1、SCj、...、SCk、dSC，并且接收垂直起始信号STV、低电压VOFF、第三时钟信号CK3和第四时钟信号CK4。第三时钟信号CK3相对于第一时钟信号CK1可以具有第一延迟差t1。第一延迟差t1小于第二延迟差t2。第四时钟信号CK4相对于第一时钟信号CK1可以具有第三延迟差t3。第三延迟差t3大于第二延迟差t2。可通过一个周期T来重复第一、第二、第三和第四时钟信号CK1、CK2、CK3和CK4，并且第一、第二、第三或第四时钟信号CK1、CK2、CK3或CK4中的每一个均具有对应于1/4T的高电平时段(high period)。
级SC1、SC2、...、SCj-1、SCj、...、SCk、dSC中的每一个均可以包括第一输入端子IN1、第二输入端子IN2、第三输入端子IN3、电压端子VSS、输出端子OT和进位端子CR。第一输入端子IN1接收垂直起始信号STV或之前级中的至少一个的进位信号。第二输入端子IN2接收第三时钟信号CK3或第四时钟信号CK4。第三输入端子IN3接收之后级中的至少一个的栅极信号。电压端子VSS接收低电压VOFF，该低电压VOFF为栅极信号的低电平。输出端子OT输出与第三或第四时钟信号CK3或CK4同步的栅极信号。进位端子CR输出与栅极信号同步的进位信号。
在一个示例性实施方式中，例如，第(j-1)级SCj-1响应于从前一级(其为第(j-2)级)输出的进位信号Crj-2的高电压VON而被驱动，以产生与第三时钟信号CK3同步的第(j-1)个栅极信号Gj-1。第(j-1)个栅极信号Gj-1施加至位于第一像素行PL1的第二侧处的第(j-1)条栅极线GLj-1。第j级SCj响应于从前一级(其为第(j-1)级)输出的进位信号Crj-1的高电压VON而被驱动，以产生与第四时钟信号CK4同步的第j个栅极信号Gj。第j个栅极信号Gj施加至位于第二像素行PL2的第二侧处的第j条栅极线GLj。
因此，第二栅极驱动电路230响应于第三时钟信号CK3或第四时钟信号CK4而顺序地输出栅极信号G2、G4、...、Gj-1、Gj、...、Gk。
第一和第二栅极驱动电路210和230可以顺序地将栅极信号G1、G2、...、Gi-1、Gj-1、Gi、Gj、...、Gk输出至显示面板100的栅极线。
图4是示出了根据本发明的第一和第二栅极驱动电路的输入和输出信号的另一示例性实施方式的波形图。
参照图1和图4，第一时钟信号CK1和第二时钟信号CK2施加于第一栅极驱动电路210。第三时钟信号CK3和第四时钟信号CK4施加于第二栅极驱动电路230。
第三时钟信号CK3相对于第一时钟信号CK1具有第一延迟差t1，第二时钟信号CK2相对于第一时钟信号CK1具有大于第一延迟差t1的第二延迟差t2，并且第四时钟信号CK4相对于第一时钟信号CK1具有大于第二延迟差t2的第三延迟差t3。
可以通过一个周期T来重复第一、第二、第三和第四时钟信号CK1、CK2、CK3和CK4，并且第一、第二、第三或第四时钟信号CK1、CK2、CK3或CK4中的每一个均具有对应于1/2T的高电平时段。
当第一、第二、第三或第四时钟信号CK1、CK2、CK3或CK4中的每一个的高电平时段与1/2T基本上相同时，第三时钟信号CK3的高电平时段与第一时钟信号CK1的高电平时段的一半交迭，第二时钟信号CK2的高电平时段与第三时钟信号CK3的高电平时段的一半交迭，并且第四时钟信号CK4的高电平时段与第二时钟信号CK2的高电平时段的一半交迭。第一时钟CK1可以具有与第二时钟CK2的相位相反的相位。第三时钟CK3可以具有与第四时钟CK4的相位相反的相位。
当每个时钟信号的高电平时段为1/2T时，交迭時段(overlappingperiod)为1/2T。然而，当每个时钟信号的高电平时段小于1/2T时，交迭時段可以小于1/2T。
参照图2A、图2B和图4，驱动第一和第二栅极驱动电路210和230的方法与在前述示例性实施方式中描述的那些方法基本上相同，因此将简化任何重复性的详细说明。第一栅极驱动电路210的第(i-1)级SCi-1输出与第一时钟信号CK1的高电平时段同步的第(i-1)个进位信号Cri-1和第(i-1)个栅极信号Gi-1。第i级SCi响应于第(i-1)个进位信号Cri-1而被驱动以输出与第二时钟信号CK2的高电平时段1/2T同步的第i个进位信号Cri和第i个栅极信号Gi。
第二栅极驱动电路230的第(j-1)级SCj-1输出与第三时钟信号CK3的高电平时段同步的第(j-1)个进位信号Crj-1和第(j-1)个栅极信号Gj-1。第j级SCj响应于第(j-1)个进位信号Crj-1而被驱动以输出与第四时钟信号CK4的高电平时段1/2T同步的第j个进位信号Crj和第j个栅极信号Gj。
图5是示出了图1的显示面板的示例性实施方式的示意图。
参照图1、图2A、图2B和图5，多个像素P1、P2、...、P12位于显示面板100的显示区域DA中，并且像素P1、P2、...、P12电连接于多条数据线DLm-1、DLm、DLm+1和DLm+2和多条栅极线GLi-1、GLj-1、GLi和GLj。第一栅极驱动电路210位于显示面板100的第一外围区域PA1中，并且向栅极线GLi-1和GLi提供栅极信号。第二栅极驱动电路230位于显示面板100的第二外围区域PA2中，并且向栅极线GLj-1和GLj提供栅极信号。
在一个示例性实施方式中，例如，第一像素行PL1的第一像素P1和第二像素P2、以及第二像素行PL2的第七像素P7和第八像素P8位于第(m-1)条数据线DLm-1与第m条数据线DLm之间。第一像素行PL1的第三像素P3和第四像素P4以及第二像素行PL2的第九像素P9和第十像素P10位于第m条数据线DLm与第(m+1)条数据线DLm+1之间。第一像素行PL1的第五像素P5和第六像素P6以及第二像素行PL2的第十一像素P11和第十二像素P12位于第(m+1)条数据线DLm+1与第(m+2)条数据线DLm+2之间。第一至第六像素P1、P2、...、P6顺序地布置在第一像素行PL1中，并且第七至第十二像素P7、P8、...、P12顺序地布置在第二像素行PL2中。
第七至第十二像素P7、P8、...、P12中的每一个沿列方向分别相对于第一至第六像素P1、P2、...、P6中的每一个布置。如图5所示，像素列的像素电连接至位于像素行的第一侧处的上栅极线或位于同一像素行的第二侧处的下栅极线。在一个示例性实施方式中，例如，第一像素列PC1的第一和第七像素P1和P7中的每一个电连接至上栅极线，并且第二像素列PC2的第二和第八像素P2和P8中的每一个电连接至下栅极线。
第(i-1)条栅极线GLi-1位于第一像素行PL1的第一侧(上侧)处，并且第(j-1)条栅极线GLj-1位于第一像素行PL1的第二侧(下侧)处。第(i-1)条和第(j-1)条栅极线GLi-1和GLj-1电连接至第一像素行PL1的第一至第六像素P1、P2、...、P6。第i条栅极线GLi位于第二像素行PL2的第一侧(上侧)处，并且第j条栅极线GLj位于第二像素行PL2的第二侧(下侧)处。第i条和第j条栅极线GLi和GLj电连接至第二像素行PL2的第七至第十二像素P7、P8、...、P12。
对于第一像素行PL1的像素P1、P2、...、P6，第一和第二像素P1和P2全部连接至相邻的第(m-1)条和第m条数据线DLm-1和DLm中的第m条数据线DLm，第三和第四像素P3和P4全部连接至相邻的第m条和第(m+1)条数据线DLm和DLm+1中的第(m+1)条数据线DLm+1，并且第五和第六像素P5和P6全部连接至相邻的第(m+1)条和第(m+2)条数据线DLm+1和DLm+2中的第(m+2)条数据线DLm+2。
第一、第三和第六像素P1、P3和P6连接至位于上侧处的第(i-1)条栅极线GLi-1，并且第二、第四和第五像素P2、P4和P5连接至位于下侧处的第(j-1)条栅极线GLj-1。因此，第一像素行PL1的像素P1、P2、...、P6可以由第一栅极驱动电路210的第(i-1)级SCi-1和第二栅极驱动电路230的第(j-1)级SCj-1驱动。
对于第二像素行PL2的像素P7、P8、...、P12，第七和第八像素P7和P8全部连接至相邻的第(m-1)条和第m条数据线DLm-1和DLm中的第(m-1)条数据线DLm-1，第九和第十像素P9和P10全部连接至相邻的第m条和第(m+1)条数据线DLm和DLm+1中的第m条数据线DLm，并且第十一和第十二像素P11和P12全部连接至相邻的第(m+1)条和第(m+2)条数据线DLm+1和DLm+2中的第(m+1)条数据线DLm+1。
第七、第九和第十二像素P7、P9和P12连接至位于上侧处的第i条栅极线GLi，并且第八、第十和第十一像素P8、P10和P11连接至位于下侧处的第j条栅极线GLj。因此，第二像素行PL2的像素P7、P8、...、P12可以由第一栅极驱动电路210的第i级SCi和第二栅极驱动电路230的第j级SCj驱动。
在一个示例性实施方式中，例如，当显示面板100包括红色、绿色和蓝色像素时，在第一像素行PL1中，第一和第四像素P1和P4可以是蓝色像素，第二和第五像素P2和P5可以是红色像素，并且第三和第六像素P3和P6可以是绿色像素。另外，在第二像素行PL2中，第七和第十像素P7和P10是蓝色像素，第八和第十一像素P8和P11是红色像素，并且第九和第十二像素P9和P12是绿色像素。
因此，作为红色像素的第二、第五、第八和第十一像素P2、P5、P8和P11电连接至第(j-1)条和第j条栅极线GLj-1和GLj，以便由第二栅极驱动电路230驱动。作为绿色像素的第三、第六、第九和第十二像素P3、P6、P9和P12电连接至第(i-1)条和第i条栅极线GLi-1和GLi，以便由第一栅极驱动电路210驱动。作为蓝色像素的第一、第四、第七和第十像素P1、P4、P7和P10电连接至第(i-1)条、第(j-1)条、第i条和第j条栅极线GLi-1、GLj-1、GLi和GLj，以便由第一和第二栅极驱动电路210和230驱动。
图6A至6C是示出了根据对图1的显示面板中所包括的每个彩色像素进行的驱动而获得的图像质量的示例性实施方式的示意图。
参照图5和图6A，图6A中所示的显示面板100示例了驱动多个红色像素R。第一像素行PL1的红色像素R连接至位于第一像素行PL1的下侧处的栅极线，并且第二像素行PL2的红色像素R连接至位于第二像素行PL2的下侧处的栅极线。因此，红色像素R连接至相对于像素行位于下侧处的栅极线。显示面板100的红色像素R由向位于下侧处的栅极线提供栅极信号的第二栅极驱动电路230驱动。
因此，从第二栅极驱动电路230产生的栅极信号朝向与第二栅极驱动电路230相对的第一栅极驱动电路210传送。由于栅极线的电阻，在施加至邻近于第二栅极驱动电路230的红色像素R的栅极信号与施加至邻近于第一栅极驱动电路210的红色像素R的栅极信号之间可能出现延迟差，使得红色像素R可能具有由于延迟差而逐渐变化的电荷差。然而，在所有像素行PL1、PL2、PL3、...中均匀地出现电荷差，使得不会由于电荷差而在显示面板100中出现红色显著差异。
参照图5和图6B，图6B中所示的显示面板100示例了驱动多个绿色像素G。第一像素行PL1的绿色像素G连接至位于第一像素行PL1的上侧处的栅极线，并且第二像素行PL2的绿色像素G连接至位于第二像素行PL2的上侧处的栅极线。因此，绿色像素G连接至相对于像素行位于上侧处的栅极线。显示面板100的绿色像素G由向位于上侧处的栅极线提供栅极信号的第一栅极驱动电路210驱动。
因此，从第一栅极驱动电路210产生的栅极信号朝向与第一栅极驱动电路210相对的第二栅极驱动电路230传送。由于栅极线的电阻，在施加至邻近于第一栅极驱动电路210的绿色像素G与施加至邻近于第二栅极驱动电路230的绿色像素G的栅极信号之间可能出现延迟差，使得绿色像素G可能具有由于延迟差而逐渐变化的电荷差。然而，在所有像素行PL1、PL2、PL3、...中均匀地出现电荷差，使得不会由于电荷差而在显示面板100中出现绿色显著差异。
参照图5和图6C，图6C中所示的显示面板100示例了驱动多个蓝色像素B。第一像素行PL1的蓝色像素B连接至位于第一像素行PL1的上侧和下侧处的栅极线，并且第二像素行PL2的蓝色像素B连接至位于第二像素行PL2的上侧和下侧处的栅极线。因此，蓝色像素B全都连接至相对于像素行分别位于上侧和下侧处的所有栅极线。显示面板100的蓝色像素B由向位于上侧和下侧处的所有栅极线分别提供栅极信号的第一和第二栅极驱动电路210和230驱动。
因此，由于栅极线的电阻，在邻近于第一栅极驱动电路210的蓝色像素B与邻近于第二栅极驱动电路230的蓝色像素B之间可能出现电荷差，使得可能由于电荷差而出现诸如垂直线的缺陷。然而，与红色或绿色相比，蓝色难以被识别，因此不会降低显示质量。
根据所示的示例性实施方式的像素结构，第一和第二栅极驱动电路210和230中的一个向像素行的上栅极线提供栅极信号，并且另一个向该像素行的下栅极线提供栅极信号。因此，不会出现由于栅极信号的延迟差引起的显示质量的显著差异。
图7A至7B是示出了根据图1的显示设备的外观质量改进的示例性实施方式的示意图。
参照图1和图7A，两个电路级位于显示面板500的第一外围区域PA1中，并且该两个电路级将两个栅极信号分别提供给位于像素行PLc的上侧和下侧处的两条栅极线。
在这种情况下，该两个电路级位于第一外围区域PA1的与像素行PLc的宽度W相对应的区域中。即，由该两个电路级占据的总宽度不大于像素行PLc的宽度W，使得该两个电路级完全位于像素行PLc的宽度W内。因此，该两个电路级位于具有宽度W的区域中，使得会增加与显示面板500的外围区域相对应的边框的宽度BW1。
参照图1和图7B，根据所示的示例性实施方式，两个电路级分别位于显示面板600的第一和第二外围区域PA1和PA2中，并且将两个栅极信号分别提供给位于像素行Ple的上侧和下侧处的两条栅极线。如图6A至图6C中所描述的，不会出现由于两个栅极信号的延迟差引起的显示质量的显著差异。该两个电路级中的第一电路级可以位于第一外围区域PA1中，并且该两个电路级中的第二电路级可以位于第二外围区域PA2中。
在这种情况下，第一电路级可以位于第一外围区域PA1的与像素行PLe的宽度W相对应的区域中，并且第二电路级可以位于第二外围区域PA2的与像素行PLe的宽度W相对应的区域中。与显示面板600的外围区域相对应的边框的宽度BW2可以比图7A中描述的宽度BW1小至少约50％。
因此，在具有所示的示例性实施方式的像素结构的显示面板600中，可以减小边框宽度，使得可以改善显示设备的外观质量。
在下文中，将使用相同参考标号来表示与之前示例性实施方式中所描述的部件相同或相似的部件，并且将省略任何重复性的详细说明。
图8是示出了根据本发明的显示面板的另一示例性实施方式的示意图。
参照图1、图3和图8，显示面板600包括第一栅极驱动电路210、第一放电电路241、第二栅极驱动电路230和第二放电电路242。
第一栅极驱动电路210包括位于第一外围区域PA1中的级SCi-1和SCi，并且级SCi-1和SCi中的每一个向位于每个像素行的第一侧处的栅极线GLi-1和GLi提供栅极信号。第一栅极驱动电路210电连接至栅极线GLi-1和GLi的第一端。
第一放电电路241位于第二外围区域PA2中。第一放电电路241电连接至栅极线GLi-1和GLi的与第一端相对的第二端，并且将施加至每条栅极线GLi-1或GLi的栅极信号的高电压VON放电成低电压VOFF。第一放电电路241包括第一放电晶体管TR1和传送低电压VOFF的电压线VL。如图8所示，第一放电晶体管TR1位于级SCj-1和SCj-2之间的第二外围区域PA2中，并且位于与由第(i-1)条和第(j-1)条栅极线GLi-1和GLj-1之间的距离限定的像素行的宽度相对应(例如不超过该宽度)的第二外围区域PA2中。
第一放电晶体管TR1包括第一控制电极、第一输入电极和第一输出电极。在一个示例性实施方式中，例如，第一控制电极连接至与第i级SCi连接的第i条栅极线GLi，第一输入电极连接至第(i-1)条栅极线GLi-1，并且第一输出电极连接至电压线VL。当高电压VON施加至第i条栅极线GLi时，第一放电晶体管TR1导通。第一放电晶体管TR1将施加于第(i-1)条栅极线GLi-1的高电压VON放电成低电压VOFF。
第二栅极驱动电路230包括位于第二外围区域PA2中的级SCj-1和SCj，并且级SCj-1和SCj中的每一个向位于每个像素行的第二侧处的栅极线GLj-1和GLj提供栅极信号。第二栅极驱动电路230电连接至栅极线GLj-1和GLj的第二端。
第二放电电路242位于第一外围区域PA1中。第二放电电路242电连接至栅极线GLj-1和GLj的第一端，并且将施加于每条栅极线GLj-1或GLj的栅极信号的高电压VON放电成低电压VOFF。第二放电电路242包括第二放电晶体管TR2和传送低电压VOFF的电压线VL。如图8所示，第二放电晶体管TR2位于级SCi-1和SCi之间的第一外围区域PA1中，并且位于与由第(i-1)条和第(j-1)条栅极线GLi-1和GLj-1之间的距离限定的像素行的宽度相对应(例如不超过该宽度)的第一外围区域PA1中。
第二放电晶体管TR2包括第二控制电极、第二输入电极和第二输出电极。在一个示例性实施方式中，例如，第二控制电极连接至与第j级SCj连接的第j条栅极线GLj，第二输入电极连接至第(j-1)条栅极线GLj-1，并且第二输出电极连接至电压线VL。当高电压VON施加至第j条栅极线GLj时，第二放电晶体管TR2导通。第二放电晶体管TR2将施加于第(j-1)条栅极线GLj-1的高电压VON放电成低电压VOFF。
图9是示出了根据本发明的显示面板的又一示例性实施方式的示意图。
参照图1、图2A、图2B和图9，显示面板700在显示区域DA中包括多条数据线DLm-1、DLm和DLm+1、多条栅极线GLi-1、GLj-1、GLi和GLj、以及电连接至数据线DLm-1、DLm和DLm+1和栅极线GLi-1、GLj-1、GLi和GLj的多个像素P1、P2、...、P12。显示面板700包括位于第一外围区域PA1中的向栅极线GLi-1和GLi提供栅极信号的第一栅极驱动电路210以及第二外围区域PA2中的向栅极线GLj-1和GLj提供栅极信号的第二栅极驱动电路230。
在一个示例性实施方式中，例如，第(m-1)条数据线DLm-1位于第一像素行PL1的第一像素P1与第二像素P2之间，并且位于第二像素行PL2的第七像素P7与第八像素P8之间。第m条数据线DLm位于第一像素行PL1的第三像素P3与第四像素P4之间，并且位于第二像素行PL2的第九像素P9与第十像素P10之间。第(m+1)条数据线DLm+1位于第一像素行PL1的第五像素P5与第六像素P6之间，并且位于第二像素行PL2的第十一像素P11与第十二像素P12之间。如图9所示，第一至第六像素P1、P2、...、P6顺序地布置在第一像素行PL1中，并且第七至第十二像素P7、P8、...、P12顺序地布置在第二像素行PL2中。
第七至第十二像素P7、P8、...、P12中的每一个沿列方向相对于第一至第六像素P1、P2、...、P6中的每一个布置。如图9所示，像素列的像素电连接至位于像素行的第一侧处的上栅极线或位于该像素行的第二侧处的下栅极线。在一个示例性实施方式中，例如，第一像素列PC1的第一和第七像素P1和P7中的每一个电连接至上栅极线，并且第二像素列PC2的第二和第八像素P2和P8中的每一个电连接至下栅极线。
第(i-1)条栅极线GLi-1位于第一像素行PL1的第一侧(上侧)处，并且第(j-1)条栅极线GLj-1位于第一像素行PL1的第二侧(下侧)处。第(i-1)条和第(j-1)条栅极线GLi-1和GLj-1电连接至第一像素行PL1的第一至第六像素P1、P2、...、P6。第i条栅极线GLi位于第二像素行PL2的第一侧(上侧)处，并且第j条栅极线GLj位于第二像素行PL2的第二侧(下侧)处。第i条和第j条栅极线GLi和GLj电连接至第二像素行PL2的第七至第十二像素P7、P8、...、P12。
对于第一像素行PL1的像素P1、P2、...、P6，第一和第二像素P1和P2全部连接至第(m-1)条数据线DLm-1，第三和第四像素P3和P4全部连接至第m条数据线DLm，并且第五和第六像素P5和P6全部连接至第(m+1)条数据线DLm+1。
第一、第四和第六像素P1、P4和P6连接至第(i-1)条栅极线GLi-1，并且第二、第三和第五像素P2、P3和P5连接至第(j-1)条栅极线GLj-1。因此，第一像素行PL1的像素P1、P2、...、P6可以由第一栅极驱动电路210的第(i-1)级SCi-1和第二栅极驱动电路230的第(j-1)级SCj-1驱动。
对于第二像素行PL2的像素P7、P8、...、P12，第七和第八像素P7和P8全部连接至第(m-1)条数据线DLm-1，第九和第十像素P9和P10全部连接至第m条数据线DLm，并且第十一和第十二像素P11和P12全部连接至第(m+1)条数据线DLm+1。
第七、第十和第十二像素P7、P10和P12连接至第i条栅极线GLi，并且第八、第九和第十一像素P8、P9和P11连接至第j条栅极线GLj。因此，第二像素行PL2的像素P7、P8、...、P12可以由第一栅极驱动电路210的第i级SCi和第二栅极驱动电路230的第j级SCj驱动。
在一个示例性实施方式中，例如，当显示面板700包括红色、绿色和蓝色像素时，在第一像素行PL1中，第一和第四像素P1和P4可以是红色像素，第二和第五像素P2和P5可以是绿色像素，并且第三和第六像素P3和P6可以是蓝色像素。另外，在第二像素行PL2中，第七和第十像素P7和P10是红色像素，第八和第十一像素P8和P11是绿色像素，并且第九和第十二像素P9和P12是蓝色像素。
因此，作为红色像素的第一、第四、第七和第十像素P1、P4、P7和P10电连接至第(i-1)条和第i条栅极线GLi-1和GLi，以便由第一栅极驱动电路210驱动。作为绿色像素的第二、第五、第八和第十一像素P2、P5、P8和P11电连接至第(j-1)条和第j条栅极线GLj-1和GLj，以便由第二栅极驱动电路230驱动。作为蓝色像素的第三、第六、第九和第十二像素P3、P6、P9和P12电连接至第(i-1)条、第(j-1)条、第i条和第j条栅极线GLi-1、GLj-1、GLi和GLj，以便由第一和第二栅极驱动电路210和230两者驱动。
图10A至10C是示出了根据对图9的显示面板中所包括的每个彩色像素进行的驱动而获得的图像质量的示例性实施方式的示意图。
参照图9和图10A，图10A中所示的显示面板700示例了驱动多个红色像素R。第一像素行PL1的红色像素R连接至位于第一像素行PL1的上侧处的栅极线，并且第二像素行PL2的红色像素R连接至位于第二像素行PL2的上侧处的栅极线。因此，红色像素R连接至相对于像素行位于上侧处的栅极线。显示面板700的红色像素R由向位于上侧处的栅极线提供栅极信号的第一栅极驱动电路210驱动。
因此，从第一栅极驱动电路210产生的栅极信号朝向与第一栅极驱动电路210相对的第二栅极驱动电路230传送。由于栅极线的电阻，在施加至邻近于第一栅极驱动电路210的红色像素R与施加至邻近于第二栅极驱动电路230的红色像素R的栅极信号之间可能出现延迟差，使得红色像素R可能具有由于延迟差而逐渐变化的电荷差。然而，在所有像素行PL1、PL2、PL3、...中均匀地出现电荷差，使得在显示面板700中不会由于电荷差而出现红色显著差异。
参照图9和图10B，图10B中所示的显示面板700示例了驱动多个绿色像素G。第一像素行PL1的绿色像素G连接至位于第一像素行PL1的下侧处的栅极线，并且第二像素行PL2的绿色像素G连接至位于第二像素行PL2的下侧处的栅极线。因此，绿色像素G连接至相对于像素行位于上侧和下侧中的下侧处的栅极线。显示面板700的绿色像素G由向位于下侧处的栅极线提供栅极信号的第二栅极驱动电路230驱动。
因此，从第二栅极驱动电路230产生的栅极信号朝向与第二栅极驱动电路230相对的第一栅极驱动电路210传送。由于栅极线的电阻，在施加至邻近于第二栅极驱动电路230的绿色像素G与邻近于第一栅极驱动电路210的绿色像素G的栅极信号之间可能出现延迟差，使得绿色像素G可能具有由于延迟差而逐渐变化的电荷差。然而，在所有像素行PL1、PL2、PL3、...中均匀地出现电荷差，使得在显示面板700中不会由于电荷差而出现绿色显著差异。
参照图9和图10C，图10C中所示的显示面板700示例了驱动多个蓝色像素B。第一像素行PL1的蓝色像素B连接至位于第一像素行PL1的上侧和下侧处的栅极线，并且第二像素行PL2的蓝色像素B连接至位于第二像素行PL2的上侧和下侧处的栅极线。因此，蓝色像素B全都连接至相对于像素行分别位于上侧和下侧处的所有栅极线。显示面板100的蓝色像素B由分别向位于上侧和下侧处的所有栅极线提供栅极信号的第一和第二栅极驱动电路210和230驱动。
因此，由于栅极线的电阻，在邻近于第一栅极驱动电路210的蓝色像素B与邻近于第二栅极驱动电路230的蓝色像素B之间可能出现电荷差，使得可能由于电荷差而出现诸如垂直线的缺陷。然而，与红色或绿色相比，蓝色难以被识别，因此显示质量不会降低。
根据所示的示例性实施方式的像素结构，第一和第二栅极驱动电路210和230中的一个将栅极信号提供给像素行的上栅极线，并且另一个将栅极信号提供给像素行的下栅极线。因此，不会出现由于栅极信号的延迟差引起的显示质量的显著差异。
图11是示出了根据本发明的显示面板的又一示例性实施方式的示意图。根据所示的示例性实施方式的显示面板800在图9所示的显示面板700中还包括图8所示的第一和第二放电电路241和242。在下文中，将使用相同参考标号来表示与之前示例性实施方式中所描述的部件相同或相似的部件，并且将简化任何重复性的详细说明。
参照图9和图11，显示面板800包括第一栅极驱动电路210、第一放电电路241、第二栅极驱动电路230和第二放电电路242。
第一栅极驱动电路210包括位于第一外围区域PA1中的级SCi-1和SCi，并且级SCi-1和SCi中的每一个向位于每个像素行的第一侧处的栅极线GLi-1和GLi提供栅极信号。
第一放电电路241位于第二外围区域PA2中。第一放电电路241包括第一放电晶体管TR1和传送低电压VOFF的电压线VL。如图11所示，第一放电晶体管TR1位于级SCj-1和SCj-2之间的第二外围区域PA2中，并且位于与由第(i-1)条和第(j-1)条栅极线GLi-1和GLj-1之间的距离限定的像素行的宽度相对应的第二外围区域PA2中。
第一放电晶体管TR1包括第一控制电极、第一输入电极和第一输出电极。在一个示例性实施方式中，例如，第一控制电极连接至与第i级SCi相连接的第i条栅极线GLi，第一输入电极连接至第(i-1)条栅极线GLi-1，并且第一输出电极连接至电压线VL。
第二栅极驱动电路230包括位于第二外围区域PA2中的级SCj-1和SCj，并且级SCj-1和SCj中的每一个向位于每个像素行的第二侧处的栅极线GLj-1和GLj提供栅极信号。
第二放电电路242位于第一外围区域PA1中。第二放电电路242包括第二放电晶体管TR2和传送低电压VOFF的电压线VL。如图11所示，第二放电晶体管TR2位于级SCi-1和SCi之间的第一外围区域PA1中，并且位于与由第(i-1)条和第(j-1)条栅极线GLi-1和GLj-1之间的距离限定的像素行的宽度相对应的第一外围区域PA1中。
第二放电晶体管TR2包括第二控制电极、第二输入电极和第二输出电极。在一个示例性实施方式中，例如，第二控制电极连接至与第j级SCj相连接的第j条栅极线GLj，第二输入电极连接至第(j-1)条栅极线GLj-1，并且第二输出电极连接至电压线VL。
根据上述示例性实施方式，第一和第二栅极驱动电路210和230中的一个向位于像素行的第一侧处的栅极线提供栅极信号，并且另一个向位于像素行的与第一侧相对的第二侧处的栅极线提供栅极信号，使得在高分辨率显示设备中边框宽度可被减小并且电力消耗可被降低。另外，通过上述示例性实施方式的像素结构，可以减少或有效防止由于栅极信号的延迟差而产生的显著差异。
以上是对本发明的示例性说明，而不应被解释为限制本发明。虽然已经描述了本发明的示例性实施方式，但是本领域技术人员可以容易地理解，在实质上没有脱离本发明的新颖教导和优点的情况下，可以对示例性实施方式进行多种变型。因此，所有这些变型旨在被包括在如在权利要求中所限定的本发明的范围内。在权利要求中，装置加功能(means-plus-function)的语句旨在覆盖本文所描述的执行所列功能的结构，并且不仅覆盖结构等同物，而且覆盖等同结构。因此，可以理解，以上是对本发明的示例性说明，而不应被解释为限制于所公开的特定示例性实施方式，并且对所公开的示例性实施方式的变型、以及其它示例性实施方式将旨在被包括在所附权利要求的范围内。本发明由所附权利要求限定，其中权利要求的等同物将被包括在内。

Claims (20)

1.一种显示面板，包括：
显示区域；
外围区域，所述外围区域围绕所述显示区域，并且包括第一外围区域和与所述第一外围区域相对的第二外围区域；
多个像素，位于所述显示区域中，并且包括多个像素行和多个像素列；
多条数据线，所述多条数据线沿列方向延伸，其中，每条数据线对应于两个像素列；
第一栅极线，所述第一栅极线沿行方向延伸，并且位于每个所述像素行的第一侧处；
第二栅极线，所述第二栅极线沿所述行方向延伸，并且位于每个所述像素行的与所述第一侧相对的第二侧处；
第一栅极驱动电路，位于所述第一外围区域中，并且包括向所述第一栅极线提供栅极信号的第一级；以及
第二栅极驱动电路，位于所述第二外围区域中，并且包括向所述第二栅极线提供所述栅极信号的第二级。
2.根据权利要求1所述的显示面板，进一步包括：
第一时钟线，所述第一时钟线向所述第一栅极驱动电路传送第一时钟信号；
第三时钟线，所述第三时钟线向所述第二栅极驱动电路传送第三时钟信号，所述第三时钟信号相对于所述第一时钟信号具有第一延迟差；
第二时钟线，所述第二时钟线向所述第一栅极驱动电路传送第二时钟信号，所述第二时钟信号相对于所述第一时钟信号具有第二延迟差，所述第二延迟差大于所述第一延迟差；以及
第四时钟线，所述第四时钟线向所述第二栅极驱动电路传送第四时钟信号，所述第四时钟信号相对于所述第一时钟信号具有第三延迟差，所述第三延迟差大于所述第二延迟差。
3.根据权利要求1所述的显示面板，其中，
所述第一级位于所述第一外围区域中，并且具有小于或等于由所述第一栅极线与所述第二栅极线之间的距离限定的像素行宽度的宽度，并且
所述第二级位于所述第二外围区域中，并且具有小于或等于所述像素行宽度的宽度。
4.根据权利要求1所述的显示面板，进一步包括：
第一放电电路，邻近于所述第二级，并且包括第一放电晶体管，所述第一放电晶体管将施加至所述第一栅极线的高电压放电成低电压；以及
第二放电电路，邻近于所述第一级，并且包括第二放电晶体管，所述第二放电晶体管将施加至所述第二栅极线的高电压放电成低电压。
5.根据权利要求4所述的显示面板，其中，
所述第一级和所述第二放电晶体管位于所述第一外围区域中，并且具有小于或等于由所述第一栅极线和所述第二栅极线之间的距离限定的像素行宽度的宽度，并且
所述第二级和所述第一放电晶体管位于所述第二外围区域中，并且具有小于或等于所述像素行宽度的宽度。
6.根据权利要求1所述的显示面板，其中，
所述像素包括多个红色像素、多个绿色像素和多个蓝色像素，
所述第一栅极线和所述第二栅极线中的一个电连接至每个所述红色像素，并且所述第一栅极线和所述第二栅极线中的另一个电连接至每个所述绿色像素，并且
所述第一栅极线和所述第二栅极线中的每一个均电连接至所述蓝色像素。
7.根据权利要求6所述的显示面板，其中，包括在像素列中的每个所述像素均电连接至同一栅极线。
8.根据权利要求7所述的显示面板，其中，
单个像素行中的且位于彼此相邻的两条数据线之间的第一像素和第二像素电连接至所述相邻的两条数据线中的同一数据线，并且
所述第一栅极线和所述第二栅极线中的一个电连接至所述第一像素，并且所述第一栅极线和所述第二栅极线中的另一个电连接至所述第二像素。
9.根据权利要求7所述的显示面板，进一步包括：
顺序布置的第(m-1)条数据线、第m条数据线、第(m+1)条数据线和第(m+2)条数据线，其中，m为自然数，
其中，
包括在第一像素行中的且位于所述第(m-1)条数据线与所述第m条数据线之间的第一像素和第二像素电连接至所述第m条数据线，
包括在所述第一像素行中的且位于所述第m条数据线与所述第(m+1)条数据线之间的第三像素和第四像素电连接至所述第(m+1)条数据线，并且
包括在所述第一像素行中的且位于所述第(m+1)条数据线与所述第(m+2)条数据线之间的第五像素和第六像素电连接至所述第(m+2)条数据线。
10.根据权利要求9所述的显示面板，其中，
所述第一像素行的所述第一像素、第三像素和第六像素电连接至位于所述第一像素行的所述第一侧处的所述第一栅极线，并且
所述第一像素行的所述第二像素、第四像素和第五像素电连接至位于所述第一像素行的所述第二侧处的所述第二栅极线。
11.根据权利要求10所述的显示面板，其中，
包括在第二像素行中的且位于所述第(m-1)条数据线与所述第m条数据线之间的第七像素和第八像素电连接至所述第(m-1)条数据线，
包括在所述第二像素行中的且位于所述第m条数据线与所述(m+1)条数据线之间的第九像素和第十像素电连接至所述第m条数据线，并且
包括在所述第二像素行中的且位于所述第(m+1)条数据线与所述第(m+2)条数据线之间的第十一像素和第十二像素电连接至所述第(m+1)条数据线。
12.根据权利要求11所述的显示面板，其中，
所述第二像素行的所述第七像素、第九像素和第十二像素电连接至位于所述第二像素行的所述第一侧处的所述第一栅极线，并且
所述第二像素行的所述第八像素、第十像素和第十一像素电连接至位于所述第二像素行的所述第二侧处的所述第二栅极线。
13.根据权利要求7所述的显示面板，其中，
每条所述数据线电连接至单个第一像素行中的彼此相邻的第一像素和第二像素中的每一个，并且位于所述第一像素与所述第二像素之间，并且
所述第一栅极线和所述第二栅极线中的一个电连接至所述第一像素行的所述第一像素，并且所述第一栅极线和所述第二栅极线中的另一个电连接至所述第一像素行的所述第二像素。
14.根据权利要求7所述的显示面板，进一步包括：
顺序布置的第(m-1)条数据线、第m条数据线和第(m+1)条数据线，其中，m为自然数，
其中，
所述第(m-1)条数据线电连接至第一像素行的位于所述第(m-1)条数据线的相对两侧处的第一像素和第二像素中的每一个，
所述第m条数据线电连接至所述第一像素行的位于所述第m条数据线的相对两侧处的第三像素和第四像素中的每一个，并且
所述第(m+1)条数据线电连接至所述第一像素行的位于所述第(m+1)条数据线的相对两侧处第五像素和第六像素中的每一个。
15.根据权利要求14所述的显示面板，其中，
所述第一像素行的所述第一像素、第四像素和第六像素电连接至位于所述第一像素行的所述第一侧处的所述第一栅极线，并且
所述第一像素行的所述第二像素、第三像素和第五像素电连接至位于所述第一像素行的所述第二侧处的所述第二栅极线。
16.根据权利要求15所述的显示面板，其中，
所述第(m-1)条数据线电连接至第二像素行的位于所述第(m-1)条数据线的相对两侧处的第七像素和第八像素，
所述第m条数据线电连接至所述第二像素行的位于所述第m条数据线的相对两侧处的第九像素和第十像素，并且
所述第(m+1)条数据线电连接至所述第二像素行的位于所述第(m+1)条数据线的相对两侧处的第十一像素和第十二像素。
17.根据权利要求16所述的显示面板，其中，
所述第二像素行的所述第七像素、第十像素和第十二像素电连接至位于所述第二像素行的所述第一侧处的所述第一栅极线，并且
所述第二像素行的所述第八像素、第九像素和第十一像素电连接至位于所述第二像素行的所述第二侧处的所述第二栅极线。
18.一种显示设备，包括：
显示面板，包括：
显示区域，
外围区域，所述外围区域围绕所述显示区域，并且包括第一外围区域和与所述第一外围区域相对的第二外围区域，
多个像素，位于所述显示区域中，并且包括多个像素行和多个像素列，
多条数据线，所述多条数据线沿列方向延伸，其中每条数据线对应于两个像素列，
第一栅极线，所述第一栅极线沿行方向延伸，并且位于每个所述像素行的第一侧处，
第二栅极线，所述第二栅极线沿所述行方向延伸，并且位于每个所述像素行的与所述第一侧相对的第二侧处，
第一栅极驱动电路，位于所述第一外围区域中，并且包括向所述第一栅极线提供栅极信号的第一级，以及
第二栅极驱动电路，位于所述第二外围区域中，并且包括向所述第二栅极线提供所述栅极信号的第二级；以及
印刷电路板，所述印刷电路板电连接至所述显示面板，并且具有安装在所述印刷电路板上的主驱动电路，其中，所述主驱动电路产生被提供给所述第一栅极驱动电路和所述第二栅极驱动电路的第一时钟信号、第二时钟信号、第三时钟信号和第四时钟信号。
19.根据权利要求18所述的显示设备，其中，所述印刷电路板包括：
多个第一信号线，向所述第一栅极驱动电路传送所述第一时钟信号和所述第二时钟信号；
多个第二信号线，向所述第二栅极驱动电路传送所述第三时钟信号和所述第四时钟信号；以及
电阻-电容控制部，控制所述第一信号线和所述第二信号线的电阻-电容时间常数。
20.根据权利要求18所述的显示设备，其中，
所述像素包括多个红色像素、多个绿色像素和多个蓝色像素，并且
所述第一栅极线和所述第二栅极线中的一个电连接至每个所述红色像素，所述第一栅极线和所述第二栅极线中的另一个电连接至每个所述绿色像素，并且所述第一栅极线和所述第二栅极线中的每一个均电连接至所述蓝色像素。
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