CN102637401A

CN102637401A - 显示驱动电路与应用其的显示面板

Info

Publication number: CN102637401A
Application number: CN2011100264716A
Authority: CN
Inventors: 蔡易宬; 孙鸿志; 张高宾; 林义渊
Original assignee: Innolux Shenzhen Co Ltd; Chi Mei Optoelectronics Corp
Current assignee: Innocom Technology Shenzhen Co Ltd; Innolux Shenzhen Co Ltd; Chi Mei Optoelectronics Corp
Priority date: 2011-01-25
Filing date: 2011-01-25
Publication date: 2012-08-15
Anticipated expiration: 2031-01-25
Also published as: CN102637401B

Abstract

一种显示驱动电路与应用其的显示面板。显示驱动电路包括：多个移位寄存器，奇数级移位寄存器串联且偶数级移位寄存器串联。这些移位寄存器支持双向移位。各这些移位寄存器包括第一晶体管至第四晶体管。该第一晶体管耦接于一前二级移位寄存器的第三晶体管所输出的一顺向扫描起始讯号，耦接于该前二级移位寄存器的一输出信号，且耦接于一节点。该第二晶体管耦接于一下二级移位寄存器的第四晶体管所输出的一反向扫描起始信号，耦接于该下二级移位寄存器所输出的一输出信号，且耦接于该节点。该第三晶体管耦接于一顺向操作电压，输出一顺向扫描起始信号，耦接于该节点。该第四晶体管耦接于一反向操作电压，输出一反向扫描起始信号，耦接于该节点。

Description

显示驱动电路与应用其的显示面板

技术领域

本发明涉及一种显示驱动电路与应用其的显示面板，特别是涉及一种能支持双向扫描的GOP显示驱动电路与应用其的显示面板。

背景技术

液晶显示面板具有重量轻、寿命长及高画质等优点，使得液晶显示面板广泛的应用于各式电子装置中。例如移动电话、电视、计算机屏幕等。传统上，将栅极驱动电路形成于外部硬式印刷电路板上。本揭示内容为GOP(Gateon Panel)技术的液晶显示面板，是将用以驱动扫描线的部份栅极驱动电路，于薄膜晶体管阵列制作时，一并形成于液晶显示面板的基板上，此技术亦可称为ASG(Amorphous Silicon Gate)或GIP(Gate in Panel)。如此，可简化外部栅极驱动电路复杂性及体积，同时可以降低面板生产成本。

然而，以目前的GOP技术而言，若仅有单向扫描(单向移位)功能，如果有反向扫描(反向移位)的需求，则不能共用单一显示驱动电路设计，其光罩必须要重新制作。由于光罩费用随尺寸而大幅提高，因此单一显示驱动电路拥有双向扫描(双向移位)功能设计的重要性与日俱增。

发明内容

本发明是有关于一种GOP显示装置，其实现双向扫描(双向移位)功能，且增加双向移位电路的稳定度。

本发明是有关于一种GOP显示装置，实现双向扫描(双向移位)功能，且能抑制漏电路径，降低电路运作异常风险。

本发明的一实施例例提出一种显示驱动电路，形成于一薄膜晶体管阵列基板上。该显示驱动电路包括：多个移位寄存器，奇数级移位寄存器串联且偶数级移位寄存器串联。这些移位寄存器支持双向移位。各这些移位寄存器包括：一第一晶体管至一第四晶体管。该第一晶体管耦接于一前二级移位寄存器的一第三晶体管所输出的一顺向扫描起始讯号，耦接于该前二级移位寄存器的一输出信号，且耦接于一节点。该第二晶体管耦接于一下二级移位寄存器的一第四晶体管所输出的一反向扫描起始信号，耦接于该下二级移位寄存器所输出的一输出信号，且耦接于该节点。该第三晶体管耦接于一顺向操作电压，输出一顺向扫描起始信号，耦接于该节点。该第四晶体管耦接于一反向操作电压，输出一反向扫描起始信号，耦接于该节点。

本发明的另一实施例例提出一种显示面板，包括：一薄膜晶体管阵列基板；多条扫描线，形成于该薄膜晶体管阵列基板上；以及一驱动电路，形成于该薄膜晶体管阵列基板上，用以驱动这些扫描线。该显示驱动电路包括：多个移位寄存器，奇数级移位寄存器串联且偶数级移位寄存器串联，这些移位寄存器支持双向移位。各这些移位寄存器包括：一第一晶体管至一第四晶体管。该第一晶体管耦接于一前二级移位寄存器的一第三晶体管所输出的一顺向扫描起始讯号，耦接于该前二级移位寄存器的一输出信号，且耦接于一节点。该第二晶体管耦接于一下二级移位寄存器的一第四晶体管所输出的一反向扫描起始信号，耦接于该下二级移位寄存器所输出的一输出信号，且耦接于该节点。该第三晶体管耦接于一顺向操作电压，输出一顺向扫描起始信号，耦接于该节点。该第四晶体管耦接于一反向操作电压，输出一反向扫描起始信号，耦接于该节点。

为了对本发明的上述及其他方面有更佳的了解，下文特举实施例，并结合附图详细说明如下。

附图说明

图1绘示了利用非晶硅栅极技术的显示面板的示意图。

图2A与图2B显示根据本发明第一实施例的GOP驱动电路的示意图。

图3A～图3E显示根据本发明第一实施例的移位寄存器的电路架构图。

图4A显示根据本发明第一实施例的顺向扫描时序图。

图4B显示根据本发明第一实施例的反向扫描时序图。

图5显示根据本发明第二实施例的GOP驱动电路的电路架构图。

图6A显示根据本发明第二实施例的移位寄存器的电路架构图。

图6B显示根据本发明第二实施例的顺向扫描时序图。

图6C显示根据本发明第二实施例的反向扫描时序图。

图7显示根据本发明第三实施例的GOP驱动电路的电路架构图。

图8A显示根据本发明第三实施例的移位寄存器的电路架构图。

图8B显示根据本发明第三实施例的顺向扫描时序图。

图8C显示根据本发明第三实施例的反向扫描时序图。

图8D显示根据本发明第三实施例的另一种移位寄存器的电路架构图。

图9显示根据本发明第四实施例的GOP驱动电路的示意图。

图10A与图10B分别显示根据本发明第四实施例的顺向扫描时序图与反向扫描时序图。

图11显示根据本发明第五实施例的GOP驱动电路的示意图。

图12A与图12B分别显示根据本发明第五实施例的顺向扫描时序图与反向扫描时序图。

图13显示根据本发明第六实施例的GOP驱动电路的示意图。

图14A与图14B分别显示根据本发明第六实施例的顺向扫描时序图与反向扫描时序图。

附图符号说明

10：显示面板

11：薄膜晶体管阵列基板

12：像素区域

13：扫描线

14：GOP驱动电路

16：时序控制器

15：外部电平转换电路

SR1～SRM：移位寄存器

T1～T23：晶体管

Dummy_1～Dummy_4：虚设移位寄存器

具体实施方式

第一实施例

请参照图1，其绘示利用GOP技术的显示面板的示意图。显示面板10包括玻璃基板11、多条扫描线13、GOP驱动电路14、外部电平转换电路15以及时序控制器(timing controller)16。玻璃基板11具有一像素区域(activearea)12，各条扫描线13系分别部分地设置于像素区域12内。GOP驱动电路14系设置于玻璃基板11上的一侧。GOP驱动电路14包括多个移位寄存器，这些移位寄存器电性连接于这些扫描线13，以驱动这些扫描线13。时序控制器16输出多种控制信号与多种时钟信号，这些控制信号与这些时钟信号经由外部电平转换电路15升压后送至GOP驱动电路14，来驱动这些扫描线13，以进行画面显示。时序控制器16及外部电平转换电路15并非形成于玻璃基板11上，而是形成于比如硬式印刷电路板上，COF(薄膜覆晶，chip on film)用以连结此硬式印刷电路板与玻璃基板，使得时序控制器16所输出的这些控制信号与这些时钟信号经由外部电平转换电路15升压后，通过COF而传送信号给玻璃基板11上的GOP驱动电路14。

下面，为方便解说，将「顺向扫描(顺向移位)」的方向订为由顶端扫描线至底端扫描线；将「反向扫描(反向移位)」的方向订为由底端扫描线至顶端扫描线。

图2A与图2B显示根据本发明第一实施例的GOP驱动电路14的示意图。在此假设GOP驱动电路包括M个移位寄存器(SR)，M为正整数，假定其为偶数。时序控制器输出时钟信号CK1～CK4与起始脉冲STV。奇数级移位寄存器串联且偶数级移位寄存器串联，其串联方式将于下面详述。移位寄存器SR1～SRM支持双向(顺向与反向)移位。

如图2A所示，以奇数级而言，第1级移位寄存器SR1接收起始信号STV，以当成顺向扫描起始讯号；第1级移位寄存器SR1接收来自第3级移位寄存器SR3的输出信号CR(carry reverse，其代表反向CARRY信号)，以当成其反向起始讯号(STV_R)；第1级移位寄存器SR1接收时钟信号CK1与CK3。第3级移位寄存器SR3接收来自第1级移位寄存器SR1的输出信号CF(carry forward，其代表顺向CARRY信号)，以当成其顺向起始讯号(STV_F)；第3级移位寄存器SR3接收来自第5级移位寄存器SR5的输出信号CR，以当成其反向起始讯号(STV_R)；第3级移位寄存器SR3接收时钟信号CK1与CK3。其余可依此类推。以偶数级而言，第2级移位寄存器SR2接收起始信号STV，当成其顺向扫描起始讯号；第2级移位寄存器SR2接收来自第4级移位寄存器SR4的输出信号CR，以当成其反向起始讯号；第2级移位寄存器SR2接收时钟信号CK2与CK4。第4级移位寄存器SR4接收来自第2级移位寄存器SR2的信号CF，以当成其顺向扫描起始讯号；第4级移位寄存器SR4接收来自第6级移位寄存器SR6的输出信号CR，以当成其反向起始讯号；第4级移位寄存器SR4接收时钟信号CK2与CK4。其余可依此类推。

如图2B所示，以偶数级而言，第M级移位寄存器SRM接收起始信号STV，以当成其反向扫描起始讯号(STV_R)；第M级移位寄存器SRM接收由第M-2级移位寄存器SR(M-2)所输出的信号CF，以当成其顺向扫描起始讯号；第M级移位寄存器SRM接收时钟信号CK2与CK4。第M-2级移位寄存器SR(M-2)则接收第M级移位寄存器SRM的输出信号CR，以当成其反向扫描起始讯号；第M-2级移位寄存器SR(M-2)接收由第M-4级移位寄存器SR(M-4)所输出的信号CF，以当成其顺向扫描起始讯号；第M-2级移位寄存器SR(M-2)接收时钟信号CK2与CK4。其余可依此类推。相似地，以奇数级而言，第M-1级移位寄存器SR(M-1)接收起始信号STV，以当成其反向扫描起始讯号；第M-1级移位寄存器SR(M-1)接收来自第M-3级移位寄存器SR(M-3)的信号CF，以当成其顺向扫描起始讯号；第M-1级移位寄存器SR(M-1)接收时钟信号CK1与CK3。第M-3级移位寄存器SR(M-3)则接收移位寄存器SR(M-1)的输出信号CR，以当成其反向扫描起始讯号；第M-3级移位寄存器SR(M-3)接收来自第M-5级移位寄存器SR(M-5)的信号CF，以当成其顺向扫描起始讯号；第M-3级移位寄存器SR(M-3)接收时钟信号CK1与CK3。其余可依此类推。

图3A～图3E分别显示根据本发明第一实施例的移位寄存器SR1、SR2、SR3、SRM-1及SRM的电路架构图。各移位寄存器包括晶体管T1～T15。基本上，各移位寄存器的电路架构彼此相同，差异在于其输入及输出讯号接法不同。

由图3A，以第1级移位寄存器SR1来说，晶体管T1的栅极与漏极接收起始信号STV，且其源极连接至节点P。晶体管T2的源极接收由下二级移位寄存器SR3所输出的信号CR3，以当成第1级移位寄存器SR1的反向扫描起始信号，其栅极接收由下二级移位寄存器SR3所输出的信号OUT3，且其漏极则连接至节点P。晶体管T3的栅极与漏极接收时钟信号CK1，且其源极连接至节点Z。晶体管T4的源极耦至接地端VSS，其栅极连接至节点P，且其漏极则连接至节点Z。晶体管T5其漏极连接至顺向操作电压VDD_F与其栅极连接至节点P，且其源极输出信号CF1，此信号CF1会输入至下二级移位寄存器SR3的晶体管T1，以当成下二级移位寄存器SR3的顺向扫描起始信号。晶体管T5主要负责顺向移位。晶体管T6与T7的源极耦至接地端VSS，其栅极分别连接至节点Z与时钟信号CK3，且其漏极则连接至信号CF1。晶体管T8的漏极连接至反向操作电压VDD_R，其栅极连接至节点P，且其源极输出信号CR1。晶体管T9与T10的源极耦至接地端VSS，其栅极分别连接至节点Z与时钟信号CK3，且其漏极则连接至信号CR1。晶体管T11的漏极连接至时钟信号CK1，其栅极连接至节点P，且其源极输出信号OUT1。晶体管T12与T13的源极耦至接地端VSS，其栅极分别连接至节点Z与时钟信号CK3，且其漏极则连接至信号OUT1。晶体管T14与T15的源极耦至接地端VSS，其栅极分别连接至节点Z与时钟信号CK3，且其漏极则连接至节点P。

由图3B，以第2级移位寄存器SR2来说，其晶体管接法类似于图3A，故其细节于此不重述。只是，第2级移位寄存器SR2的晶体管T3与T11接收时钟信号CK2，而其晶体管T7、T10、T13与T15则接收时钟信号CK4。

由图3C，如果以移位寄存器SR3来看的话，晶体管T1的栅极接收由前二级移位寄存器SR1所输出的信号OUT1，其漏极接收前二级移位寄存器SR1的晶体管T5所输出的信号CF1，以当成顺向扫描起始信号，且其源极连接至节点P。晶体管T2的源极接收由下二级移位寄存器SR5所输出的信号CR5，以当成其反向扫描起始信号，其栅极接收由下二级移位寄存器SR5所输出的信号OUT5，且其漏极则连接至节点P。晶体管T5其漏极连接至顺向操作电压VDD_F与其栅极连接至节点P，且其源极输出信号CF3，此信号CF3会输入至下二级移位寄存器SR5的晶体管T1，以当成下二级移位寄存器SR5的顺向扫描起始信号。晶体管T5主要负责顺向移位。晶体管T8其漏极连接至反向操作电压VDD_R与其栅极连接至节点P，且其源极输出信号CR3。移位寄存器SR3的晶体管T8的源极输出信号CR3会输入至前二级移位寄存器SR1的晶体管T2的源极，以当成前二级移位寄存器SR1的反向扫描起始信号。晶体管T8主要负责反向移位。

此外，于第1级移位寄存器SR1中，晶体管T3与T11接收时钟信号CK1，晶体管T7，T10、T13与T15则接收时钟信号CK3；但于第3级移位寄存器SR3中，晶体管T3与T11接收时钟信号CK3，晶体管T7，T10、T13与T15则接收时钟信号CK1。

由图3D，以第(M-1)级移位寄存器SR(M-1)来说，晶体管T1的栅极接收信号OUT(M-3)，其漏极接收信号CF(M-3)，且其源极连接至节点P。晶体管T2的栅极与源极接收起始信号STV，以当成其反向扫描起始信号，且其漏极则连接至节点P。其余电路架构相同于图3A，故不重述。

由图3E，以第M级移位寄存器SRM来说，晶体管T1的栅极接收信号OUT(M-2)，其漏极接收信号CF(M-2)，且其源极连接至节点P。晶体管T2的栅极与源极接收起始信号STV，以当成其反向扫描起始信号，且其漏极则连接至节点P。其余电路架构相同于图3A，故不重述。

图4A显示根据本发明第一实施例的顺向扫描时序图。图4B显示根据本发明第一实施例的反向扫描时序图。m为正整数，小于或等于M。由图4A与图4B可看出，于顺向扫描时，顺向操作电压VDD_F为高电平(比如为VGH)，而反向操作电压VDD_R为低电平(比如为VGL)；相反地，于反向扫描时，顺向操作电压VDD_F为低电平，而反向操作电压VDD_R为高电平。另外顺向时钟信号CK1的相位与反向时钟信号CK4的相位相同，顺向时钟信号CK2的相位与反向时钟信号CK3相位相同，顺向时钟信号CK3的相位与反相时钟信号CK2的相位相同，顺向时钟信号CK4的相位与反相时钟信号CK1的相位相同。

下面将先说明本发明第一实施例的顺向扫描(顺向移位)操作。顺向扫描时，操作电压源VDD_F始终为高电平(VGH)，操作电压源VDD_R始终为低电平(VGL)。以第一级移位寄存器SR1为例，图4A的t1时间范围内，起始信号STV为高电平(VGH)，节点P的电平会由VSS升高为(VGH-Vth)，其中Vth为薄膜晶体管阈值电压，输出信号CF为VGH-2Vth，输出信号CR为低电平(VSS)，输出信号OUT为VSS，Z节点为低电平(VSS)。晶体管T1为导通，因为其栅极所接收的起始信号STV为高电平(VGH)；晶体管T2会截止，因为其栅极所接收的信号OUT3为低电平(VSS)；晶体管T3会截止，因为其栅极所接收的时钟信号CK1为低电平(VSS)；晶体管T4会导通，因为其栅极所接收的信号同节点P为高电平(VGH-Vth)；晶体管T5会导通，因为其栅极所接收的信号同节点P为高电平(VGH-Vth)；晶体管T6会截止，因为其栅极所接收的信号同节点Z为低电平(VSS)；晶体管T7会截止，因为其栅极所接收的时钟信号CK3为低电平(VSS)；晶体管T8会导通，因为其栅极所接收的信号同节点P为高电平(VGH-Vth)；晶体管T9会截止，因为其栅极所接收的信号同节点Z为低电平(VSS)；晶体管T10会截止，因为其栅极所接收的时钟信号CK3为低电平(VSS)；晶体管T11会导通，因为其栅极所接收的信号同节点P为高电平(VGH-Vth)；晶体管T12会截止，因为其栅极所接收的信号同节点Z为低电平(VSS)；晶体管T13会截止，因为其栅极所接收的时钟信号CK3为低电平(VSS)；晶体管T14会截止，因为其栅极所接收的信号同节点Z为低电平(VSS)；晶体管T15会截止，因为其栅极所接收的时钟信号CK3为低电平(VSS)。

接着，图4A的t2时间范围内，以第一级移位寄存器SR1为例，节点P的电平会由VSS升高为(VGH-Vth+ΔV_P)，ΔV_P＝(VGH-VGL)*C_P/(C_P+C_B)，其中，C_P为节点P的寄生电容总和，C_B为升压电容，输出信号CF为VGH，输出信号CR为低电平(VSS)，输出时钟信号OUT1为VGH，Z节点为低电平(VSS)。晶体管T1为截止，因为其栅极所接收的起始信号STV为低电平(VSS)；晶体管T2会截止，因为其栅极所接收的时钟信号OUT3为低电平(VSS)；晶体管T3会导通，因为其栅极所接收的时钟信号CK1为高电平(VGH)；晶体管T4会导通，因为其栅极所接收的信号同节点P为高电平(VGH-Vth+ΔV_P)；晶体管T5会导通，因为其栅极所接收的信号同节点P为高电平(VGH-Vth+ΔV_P)；晶体管T6会截止，因为其栅极所接收的信号同节点Z为低电平(VSS)；晶体管T7会截止，因为其栅极所接收的时钟信号CK3为低电平(VSS)；晶体管T8会导通，因为其栅极所接收的信号同节点P为高电平(VGH-Vth+ΔV_P)；晶体管T9会截止，因为其栅极所接收的信号Z为低电平(VSS)；晶体管T10会截止，因为其栅极所接收的时钟信号CK3为低电平(VSS)；晶体管T11会导通，因为其栅极所接收的信号同节点P为高电平(VGH-Vth+ΔV_P)；晶体管T12会截止，因为其栅极所接收的信号同节点Z为低电平(VSS)；晶体管T13会截止，因为其栅极所接收的时钟信号CK3为低电平(VSS)；晶体管T14会截止，因为其栅极所接收的信号同节点Z为低电平(VSS)；晶体管T15会截止，因为其栅极所接收的时钟信号CK3为低电平(VSS)。

接着，图4A的t3时间范围内，以第一级移位寄存器SR1为例，节点P的电平会由(VGH-Vth+ΔV_P)降低为VSS，输出信号CF为VSS，输出信号CR为低电平(VSS)，输出时钟信号OUT1为VSS，Z节点为低电平(VSS)。晶体管T1为截止，因为其栅极所接收的起始信号STV为低电平(VSS)；晶体管T2会导通，因为其栅极所接收的时钟信号OUT3为高电平(VGH)；晶体管T3会截止，因为其栅极所接收的时钟信号CK1为低电平(VSS)；晶体管T4会截止，因为其栅极所接收的信号同节点P为低电平(VSS)；晶体管T5会截止，因为其栅极所接收的信号同节点P为低电平(VSS)；晶体管T6会截止，因为其栅极所接收的信号Z为低电平(VSS)；晶体管T7会导通，因为其栅极所接收的时钟信号CK3为高电平(VGH)；晶体管T8会截止，因为其栅极所接收的信号同节点P为低电平(VSS)；晶体管T9会截止，因为其栅极所接收的信号同节点Z为低电平(VSS)；晶体管T10会导通，因为其栅极所接收的时钟信号CK3为高电平(VGH)；晶体管T11会截止，因为其栅极所接收的信号同节点P为低电平(VSS)；晶体管T12会截止，因为其栅极所接收的信号同节点Z为低电平(VSS)；晶体管T13会导通，因为其栅极所接收的时钟信号CK3为高电平(VGH)；晶体管T14会截止，因为其栅极所接收的信号同节点Z为低电平(VSS)；晶体管T15会导通，因为其栅极所接收的时钟信号CK3为高电平(VGH)。另外，如上所述，于顺向扫描时，除第1级与第2级移位寄存器SR1与SR2之外，其他级的移位寄存器的顺向扫描起始信号乃是其前2级移位寄存器所输出的信号CF。

由上述可知，本发明第一实施例于顺向扫描时可正常运作。

现将说明本发明第一实施例于反向扫描(反向移位)时的操作。其中m＝M，且m为正偶数。反向扫描时，操作电压VDD_F始终为低电平(VGL)，操作电压VDD_R始终为高电平(VGH)。在电路设计时，时钟信号CK1～CK4的时序要改变如图4B所示。亦即，顺向下的时钟信号CK1的相位同于反相下的时钟信号CK4；顺向下的时钟信号CK2的相位同于反相下的时钟信号CK3；顺向下的时钟信号CK3的相位同于反相下的时钟信号CK2；顺向下的时钟信号CK4的相位同于反相下的时钟信号CK1。

图4B的t4时间范围内，以最后一级移位寄存器SRM为例，节点P的电平会由VSS升高为(VGH-Vth)，输出信号CF为VSS，输出信号CR为VGH-2Vth，输出信号OUT(M)为VSS，Z节点为低电平(VSS)。晶体管T1为截止，因为其栅极所接收的信号OUT(M-2)为低电平(VSS)；晶体管T2会导通，因为其栅极所接收的起始信号STV为高电平(VGH)；晶体管T3会截止，因为其栅极所接收的CK4为低电平(VSS)；晶体管T4会导通，因为其栅极所接收的信号同节点P为高电平(VGH-Vth)；晶体管T5会导通，因为其栅极所接收的信号同节点P为高电平(VGH-Vth)；晶体管T6会截止，因为其栅极所接收的信号同节点Z为低电平(VSS)；晶体管T7会截止，因为其栅极所接收的时钟信号CK2为低电平(VSS)；晶体管T8会导通，因为其栅极所接收的信号同节点P为高电平(VGH-Vth)；晶体管T9会截止，因为其栅极所接收的信号同节点Z为低电平(VSS)；晶体管T10会截止，因为其栅极所接收的时钟信号CK2为低电平(VSS)；晶体管T11会导通，因为其栅极所接收的信号同节点P为高电平(VGH-Vth)；晶体管T12会截止，因为其栅极所接收的信号同节点Z为低电平(VSS)；晶体管T13会截止，因为其栅极所接收的时钟信号CK2为低电平(VSS)；晶体管T14会截止，因为其栅极所接收的信号同节点Z为低电平(VSS)；晶体管T15会截止，因为其栅极所接收的时钟信号CK2为低电平(VSS)。

接着，图4B的t5时间范围内，以最后一级移位寄存器SRM为例，节点P的电平会由(VGH-Vth)升高为(VGH-Vth+ΔV_P)，输出信号OUT(M)为高电平(VGH)，Z节点为低电平(VSS)。晶体管T1为截止，因为其栅极所接收的信号OUT(M-2)为低电平(VSS)；晶体管T2会截止，因为其栅极所接收的起始信号STV为低电平(VSS)；晶体管T3会导通，因为其栅极所接收的时钟信号CK4为高电平(VGH)；晶体管T4会导通，因为其栅极所接收的信号同节点P为高电平(VGH-Vth+ΔV_P)；晶体管T5会导通，因为其栅极所接收的信号同节点P为高电平(VGH-Vth+ΔV_P)；晶体管T6会截止，因为其栅极所接收的信号同节点Z为低电平(VSS)；晶体管T7会截止，因为其栅极所接收的时钟信号CK2为低电平(VSS)；晶体管T8会导通，因为其栅极所接收的信号同节点P为高电平(VGH-Vth+ΔV_P)；晶体管T9会截止，因为其栅极所接收的信号同节点Z为低电平(VSS)；晶体管T10会截止，因为其栅极所接收的时钟信号CK2为低电平(VSS)；晶体管T11会导通，因为其栅极所接收的信号同节点P为高电平(VGH-Vth+ΔV_P)；晶体管T12会截止，因为其栅极所接收的信号同节点Z为低电平(VSS)；晶体管T13会截止，因为其栅极所接收的时钟信号CK2为低电平(VSS)；晶体管T14会截止，因为其栅极所接收的信号同节点Z为低电平(VSS)；晶体管T15会截止，因为其栅极所接收的时钟信号CK2为低电平(VSS)。

接着，图4B的t6时间范围内，以最后一级移位寄存器SRM为例，节点P的电平会由(VGH-Vth+ΔV_P)降低为VSS，输出信号OUT(M)为低电平(VSS)，Z节点为低电平(VSS)。晶体管T1为导通，因为其栅极所接收的信号OUT(M-2)为高电平(VGH)；晶体管T2会截止，因为其栅极所接收的起始信号STV为低电平(VSS)；晶体管T3会截止，因为其栅极所接收的时钟信号CK4为低电平(VSS)；晶体管T4会截止，因为其栅极所接收的信号同节点P为低电平(VSS)；晶体管T5会截止，因为其栅极所接收的信号同节点P为低电平(VSS)；晶体管T6会截止，因为其栅极所接收的信号同节点Z为低电平(VSS)；晶体管T7会导通，因为其栅极所接收的时钟信号CK2为高电平(VGH)；晶体管T8会截止，因为其栅极所接收的信号同节点P为低电平(VSS)；晶体管T9会截止，因为其栅极所接收的信号Z为低电平(VSS)；晶体管T10会导通，因为其栅极所接收的时钟信号CK2为高电平(VGH)；晶体管T11会截止，因为其栅极所接收的信号同节点P为低电平(VSS)；晶体管T12会截止，因为其栅极所接收的信号同节点Z为低电平(VSS)；晶体管T13会导通，因为其栅极所接收的时钟信号CK2为高电平(VGH)；晶体管T14会截止，因为其栅极所接收的信号同节点Z为低电平(VSS)；晶体管T15会导通，因为其栅极所接收的时钟信号CK2为高电平(VGH)。另外，如上所述，于反向扫描时，除第M-1级与第M级移位寄存器SRM-1与SRM之外，其他级的移位寄存器的反向扫描起始信号乃是其后2级移位寄存器的信号CR。

由上述说明可知，本发明第一实施例于反向扫描时可正常运作。

由于TFT为不完美开关元件，当元件关闭时，仍会有漏电流流经其漏极与源极。且当漏极-源极跨电压Vds愈大时，此漏电流愈大，且在高温下，此漏电流值将会更高，将让电路运作有异常风险，比如，漏电流可能会造成移位寄存器的输出信号OUT有多重峰值，使得其相对的扫描线于一个画框期间被导通多次。故而，于本发明第一实施例中，为了电路的稳定度，节点P需抑制任何漏电路径。如上所述，本级移位寄存器的晶体管T5的源极连接至下二级移位寄存器的晶体管T1的漏极；且本级移位寄存器的晶体管T8的源极连接至上二级移位寄存器的晶体管T2的源极。于顺向移位时，如果本级移位寄存器的晶体管T5的漏极-源极跨电压Vds长时间处于VGH-VSS时，晶体管T5会持续有漏电流Ioff1，使得其输出信号CF的电位缓步上升，但通过下二级移位寄存器的晶体管T1的阻隔，可使得漏电至下二级移位寄存器的节点P的漏电流Ioff2趋于更小，由于节点P为控制晶体管T11运作以输出扫描讯号至显示区，保持P节点电位的稳定以维持移位寄存器与整体电路的稳定度。相似地，当反向移位时，本级移位寄存器的晶体管T8会持续有漏电流Ioff3，使得输出信号CR缓步上升，通过前二级移位寄存器的晶体管T2的阻隔，可使得漏电至前二级移位寄存器的漏电流Ioff4趋于更小，保持P节点电位的稳定以维持移位寄存器与整体电路的稳定度。

第二实施例

于本发明第二实施例中，GOP驱动电路还包括多个虚设(dummy)移位寄存器。图5显示根据本发明第二实施例的GOP驱动电路的电路架构图。如图5所示，GOP驱动电路还包括4个虚设移位寄存器Dummy_1～Dummy_4。虚设移位寄存器Dummy_1与虚设移位寄存器Dummy_2位于前2级移位寄存器之前，当反向扫描时将前2级移位寄存器的输出信号OUT拉低；而虚设移位寄存器Dummy_3与虚设移位寄存器Dummy_4位于最后2级移位寄存器之后，当顺向扫描时将最后2级移位寄存器的输出信号OUT拉低。加入虚设移位寄存器Dummy_1～Dummy_4可将移位寄存器SR1～SRM中所有TFT元件所受到的偏压(Bias Voltage)，于扫描后拉低其电平，避免因偏压应力(Voltage Bias Stress)而造成TFT元件栅极功能劣化。

图6A显示根据本发明第二实施例的移位寄存器的电路架构图。在此以虚设移位寄存器Dummy_1为例。基本上，各移位寄存器与各虚设移位寄存器的电路架构彼此相同，差别在于输入及输出讯号的不同。于第二实施例中，移位寄存器包括晶体管T1～T19。如图6所示，以虚设移位寄存器Dummy_1为例，晶体管T16的栅极连接至下二级移位寄存器SR1的输出信号OUT1、其漏极连接至输出信号CF(Dummy_1)，其源极连接至接地端VSS。晶体管T17的栅极连接至起始信号STV、其漏极连接至输出信号CR(Dummy_1)，其源极连接至接地端VSS。晶体管T18的栅极连接至下二级移位寄存器SR1的输出信号OUT1，其源极连接至接地端VSS，其漏极输出信号DOUT1。晶体管T19的栅极连接至起始信号STV、其漏极输出信号DOUT1，其源极连接至接地端VSS。此外，于第二实施例中，移位寄存器SR1的晶体管T1的栅极与漏极分别接收由虚设移位寄存器Dummy_1所传来的信号DOUT1与信号CF(当成其顺向扫描起始信号)；移位寄存器SR2的晶体管T1的栅极与漏极分别接收由虚设移位寄存器Dummy_2所传来的信号DOUT2与CF(以当成其顺向扫描起始信号)；第(M-1)级移位寄存器SR(M-1)(未示出)的晶体管T2的栅极与源极分别接收由虚设移位寄存器Dummy_3所传来的信号DOUT3与CR(当成其反向扫描起始讯号)；第M级移位寄存器SRM的晶体管T2的栅极与源极分别接收由虚设移位寄存器Dummy_4所传来的信号DOUT4与CR(以当成其反向扫描起始讯号)。

下面将先说明本发明第二实施例的顺向扫描(顺向移位)操作，请参考图6B。由于晶体管T1～T15的导通/截止情况同于第一实施例，故下面说明晶体管T16～T19的导通/截止情况。以虚设移位寄存器Dummy_1为例，在图6B的t7时间范围内，晶体管T16会截止，因为其栅极所接收的输出信号OUT1为低电平(VSS)；晶体管T17会导通，因为其栅极所接收的起始信号STV为高电平(VGH)；晶体管T18会截止，因为其栅极所接收的输出信号OUT1为低电平(VSS)；晶体管T19会导通，因为其栅极所接收的起始信号STV为高电平(VGH)。

接着，在图6B的t8时间范围内，以虚设移位寄存器Dummy_1为例，晶体管T16会截止，因为其栅极所接收的输出信号OUT1为低电平(VSS)；晶体管T17会截止，因为其栅极所接收的起始信号STV为低电平(VSS)；晶体管T18会截止，因为其栅极所接收的输出信号OUT1为低电平(VSS)；晶体管T19会截止，因为其栅极所接收的起始信号STV为低电平(VSS)。

接着，在图6B的t9时间范围内，以虚设移位寄存器Dummy_1为例，晶体管T16会导通，因为其栅极所接收的输出信号OUT1为高电平(VGH)；晶体管T17会截止，因为其栅极所接收的起始信号STV为低电平(VSS)；晶体管T18会导通，因为其栅极所接收的输出信号OUT1为高电平(VGH)；晶体管T19会截止，因为其栅极所接收的起始信号STV为低电平(VSS)。

另外，虚设移位寄存器Dummy_3的输出信号DOUT3输入至第(M-1)级移位寄存器SR(M-1)的晶体管T18的栅极。于顺向扫描时，当虚设移位寄存器Dummy_3的输出信号DOUT3为高电平(VGH)时，第(M-1)级移位寄存器SR(M-1)的晶体管T18会导通，而将第(M-1)级移位寄存器SR(M-1)的输出信号OUT(M-1)拉低。相同，如上述，虚设移位寄存器Dummy_4的输出信号DOUT4输入至第M级移位寄存器SRM的晶体管T18的栅极。于顺向扫描时，当虚设移位寄存器Dummy_4的输出信号DOUT4为高电平(VGH)时，第M级移位寄存器SRM的晶体管T18会导通，而将第M级移位寄存器SRM的输出信号OUTM拉低。

由上述可知，本发明第二实施例于顺向扫描时可正常运作。

现将说明本发明第二实施例于反向扫描(反向移位)时的操作。请参考图6C。图6C在t10时间范围内，以虚设移位寄存器Dummy_4为例，晶体管T16会导通，因为其栅极所接收的起始信号STV为高电平(VGH)；晶体管T17为截止，因为其栅极所接收的由第M级移位寄存器SRM所输出的信号CF为低电平(VSS)；晶体管T18会导通，因为其栅极所接收的起始信号STV为高电平(VGH)；晶体管T19为截止，因为其栅极所接收的由第M级移位寄存器SRM所输出的信号CF为低电平(VSS)。

接着，图6C的t11时间范围内，以虚设移位寄存器Dummy_4为例，晶体管T16会截止，因为其栅极所接收的起始信号STV为低电平(VSS)；晶体管T17为截止，因为其栅极所接收的由第M级移位寄存器SRM所输出的信号CF为低电平(VSS)；晶体管T18会截止，因为其栅极所接收的起始信号STV为低电平(VSS)；晶体管T19为截止，因为其栅极所接收的由第M级移位寄存器SRM所输出的信号CF为低电平(VSS)。

接着，在图6C的t12时间范围内，以虚设移位寄存器Dummy_4为例，晶体管T16会截止，因为其栅极所接收的起始信号STV为低电平(VSS)；晶体管T17为导通，因为其栅极所接收的由第M级移位寄存器SRM所输出的信号CF为高电平(VGH)；晶体管T18会截止，因为其栅极所接收的起始信号STV为低电平(VSS)；晶体管T19为导通，因为其栅极所接收的由第M级移位寄存器SRM所输出的信号CF为高电平(VGH)。

另外，虚设移位寄存器Dummy_1的输出信号CF输入至第1级移位寄存器SR1的晶体管T19的栅极。于反向扫描时，当虚设移位寄存器Dummy_1的输出信号CF为高电平(VGH)时，第1级移位寄存器SR1的晶体管T19会导通，而将第1级移位寄存器SR1的输出信号OUT1拉低。相同，虚设移位寄存器Dummy_2的输出信号CF输入至第2级移位寄存器SR2的晶体管T19的栅极。于反向扫描时，当虚设移位寄存器Dummy_2的输出信号CF为高电平(VGH)时，第2级移位寄存器SR2的晶体管T19会导通，而将第2级移位寄存器SR2的输出信号OUT2拉低。

由上述说明可知，本发明第二实施例于反向扫描时可正常运作。

同样地，于本发明第二实施例中，可藉由晶体管T1、T2、T5与T8来抑制漏电至节点P的漏电流，以维持电路正常运作。

增加虚拟移位寄存器的原因在于增加电路稳定度。由于晶体管T6、T7、T9、T10、T12、T13、T14与T15将因为应力而电性老化，增加T16～T19可提高移位寄存器的生命周期与运作稳定度。

第三实施例

图7显示根据本发明第三实施例的GOP驱动电路的示意图。于本发明第三实施例中，放电信号DISCH于空白(blanking)时间启动，以将虚设移位寄存器Dummy_1～Dummy_4的节点P、信号CF、信号CR与输出信号DOUT拉低，以更确保电路运作稳定度。另外，如果将放电信号DISCH施加给移位寄存器SR1～SRM的话，则有助于消除关机残影，因为关机时，移位寄存器SR1～SRM的节点P、信号CF、信号CR与输出信号OUT会先被拉高，通过信号DISCH，可将移位寄存器SR1～SRM的节点P、放电信号CF、信号CR与输出信号OUT拉低，以解决关机残影。不过，放电信号DISCH施加给移位寄存器SR1～SRM可选择性作用或不作用。

图8A显示根据本发明第三实施例的移位寄存器SR1的电路架构图。于第三实施例中，各移位寄存器包括晶体管T1～T21。基本上，各移位寄存器的电路架构彼此相同。晶体管T20的漏极、栅极与源极分别连接至节点P、放电信号DISCH与VSS，以将节点P拉低；晶体管T21的漏极、栅极与源极分别连接至输出信号OUT、放电信号DISCH与VSS，以将输出信号OUT拉低。第三实施例中的第M级移位寄存器SRM的架构，其可由图8A与第一～第二实施例的描述而推知，比如，第M级移位寄存器SRM的晶体管T20与T21的接法相同于图8的T20与T21的接法，另外，第M级移位寄存器SRM的晶体管T2的漏极连接至节点P，其栅极连接至下二级的虚设移位寄存器Dummy_4的输出信号DOUT4，其源极连接至下二级的虚设移位寄存器Dummy_4的输出信号CR。

图8B显示根据本发明第三实施例的顺向扫描时序图。图8C显示根据本发明第三实施例的反向扫描时序图。放电信号DISCH于空白时间启动，以进行放电操作。

图8D显示根据本发明第三实施例的另一种移位寄存器的电路架构图。于图8D中，移位寄存器还包括晶体管T22，其栅极、漏极与源极分别连接至放电信号DISCH、信号CF与VSS，以将信号CF拉低。移位寄存器还包括晶体管T23，其栅极、漏极与源极分别连接至放电信号DISCH、信号CR与VSS，以将信号CR拉低。

第四实施例

图9显示根据本发明第四实施例的GOP驱动电路的示意图。于本发明第四实施例中，不同于第二实施例与第三实施例处在于，前后各只增加1级的虚设移位寄存器Dummy_1与Dummy_2。虚设移位寄存器Dummy_1的信号CF当成移位寄存器SR1与SR2的顺向起始信号；虚设移位寄存器Dummy_2的信号CR当成最后2级移位寄存器SRM与SR(M-1)的反向起始信号。原则上，第四实施例中的移位寄存器或是虚设移位寄存器的架构与其操作可相同或相似于先前第一～第三实施例，故其细节于此不重述。

第五实施例

图11显示根据本发明第五实施例的GOP驱动电路的示意图。于本发明第五实施例中，不同于第二实施例与第三实施例在于，移位寄存器接收时钟信号CK1～CK4的方式不同。原则上，第五实施例中的移位寄存器或是虚设移位寄存器的架构与其操作可相同或相似于先前第一～第三实施例，故其细节于此不重述。

图12A与图12B分别显示根据本发明第五实施例的顺向扫描时序图与反向扫描时序图。于图12A可看出，于顺向扫描(移位)时，转态为高电位的顺序为CK3、CK4、CK1与CK2。于图12B可看出，于反向扫描(移位)时，转态为高电位的顺序为CK2、CK1、CK4与CK3。

第六实施例

图13显示根据本发明第六实施例的GOP驱动电路的示意图。于本发明第六实施例中，不同于第二实施例与第三实施例在于，移位寄存器接收时钟信号CK1～CK4的方式不同。原则上，第六实施例中的移位寄存器或是虚设移位寄存器的架构与其操作可相同或相似于先前第一～第三实施例，故其细节于此不重述。

图14A与图14B分别显示根据本发明第六实施例的顺向扫描时序图与反向扫描时序图。于图14A可看出，于顺向扫描(移位)时，转态为高电位的顺序为CK3、CK4、CK1与CK2。于图14B可看出，于反向扫描(移位)时，转态为高电位的顺序为CK2、CK1、CK4与CK3。

此外，于本发明上述数个实施例中，晶体管T1、T2、T16～T21于一个画框(frame)显示时间内才被导通一次。所以，如果同级移位寄存器的其他颗晶体管长时间接受偏压应力(Stress Bias Voltage)的话，其临界电压会持续上升，使得其失去开关功能。在此情况下，于本发明上述实施例中，仍可通过晶体管T1、T2、T16～T21的运作而维持电路运作。

综上所述，虽然本发明已以实施例揭示如上，然其并非用以限定本发明。本领域的技术人员，在不脱离本发明的精神和范围的前提下，可作各种的更动与润饰。因此，本发明的保护范围是以本发明的权利要求为准。

Claims

1.一种显示驱动电路，形成于一薄膜晶体管阵列基板上，该显示驱动电路包括：

多个移位寄存器，奇数级移位寄存器串联且偶数级移位寄存器串联，这些移位寄存器支持双向移位，各这些移位寄存器包括：

一第一晶体管至一第四晶体管，该第一晶体管耦接于一前二级移位寄存器的一第三晶体管所输出的一顺向扫描起始讯号，耦接于该前二级移位寄存器的一输出信号，且耦接于一节点；该第二晶体管耦接于一下二级移位寄存器的一第四晶体管所输出的一反向扫描起始信号，耦接于该下二级移位寄存器所输出的一输出信号，且耦接于该节点；该第三晶体管耦接于一顺向操作电压，输出一顺向扫描起始信号，耦接于该节点；以及该第四晶体管耦接于一反向操作电压，输出一反向扫描起始信号，耦接于该节点。

2.如权利要求1所述的显示驱动电路，其中，于顺向扫描时，该移位寄存器被该前二级移位寄存器的该顺向扫描起始信号所起始，且该顺向操作电压为一第一参考电压，该反向操作电压为一第二参考电压。

3.如权利要求1所述的显示驱动电路，其中，于反向扫描时，该移位寄存器被该后二级移位寄存器的该反向扫描起始信号所起始，且该顺向操作电压为该第二参考电压，该反向操作电压为该第一参考电压。

4.如权利要求1所述的显示驱动电路，其中，这些移位寄存器的一第一级移位寄存器的该第一晶体管具有：一第一端与一第二端，耦接于一时序控制器所输出的该起始信号；以及一第三端，耦接于该节点。

5.如权利要求1所述的显示驱动电路，还包括：

多个第一虚设移位寄存器，位于这些移位寄存器的一第一级与一第二级移位寄存器之前，以将该第一级与该第二级移位寄存器的该输出信号拉低；以及

多个第二虚设移位寄存器，位于这些移位寄存器的一最后一级与一最后倒数第二级移位寄存器之后，以将该最后一级与该最后倒数第二级移位寄存器的该输出信号拉低。

6.如权利要求5所述的显示驱动电路，其中，各这些移位寄存器还包括：

一第五晶体管至一第八晶体管，该第五晶体管耦接于该第三晶体管所输出的该顺向扫描起始信号，耦接于该下二级移位寄存器所输出的该输出信号；该第六晶体管耦接于该第四晶体管所输出的该反向扫描起始信号，耦接于一时序控制器所输出的一起始信号；该第七晶体管耦接于该下二级移位寄存器所输出的该输出信号，耦接于该输出信号；以及该第八晶体管耦接于该起始信号与该输出信号。

7.如权利要求6所述的显示驱动电路，其中，各这些移位寄存器还包括：

一第九晶体管至一第十晶体管，该第九晶体管耦接于一放电信号与该节点，该第十晶体管耦接于该放电信号与该输出信号，其中，该放电信号于一空白期间，将这些虚拟移位寄存器的多个输出信号及其内部信号拉低。

8.如权利要求7所述的显示驱动电路，其中，该放电信号于该空白期间更将这些移位寄存器的这些输出信号与其内部信号拉低。

9.如权利要求1所述的显示驱动电路，还包括：

一第一虚拟移位寄存器，位于这些移位寄存器的一第一级与一第二级移位寄存器之前，以将该第一级与该第二级移位寄存器的该输出信号拉低；以及

一第二虚拟移位寄存器，位于这些移位寄存器的一最后一级与一最后倒数第二级移位寄存器之后，以将该最后一级与该最后倒数第二级移位寄存器的该输出信号拉低。

10.如权利要求9所述的显示驱动电路，其中，一放电信号于一空白期间，将这些虚拟移位寄存器的多个输出信号及其内部信号拉低。

11.如权利要求10所述的显示驱动电路，其中，该放电信号于该空白期间更将这些移位寄存器的这些输出信号与其内部信号拉低。

12.一种显示面板，包括：

一薄膜晶体管阵列基板；

多条扫描线，形成于该薄膜晶体管阵列基板上；以及

一驱动电路，形成于该薄膜晶体管阵列基板上，用以驱动这些扫描线，该显示驱动电路包括：

多个移位寄存器，奇数级移位寄存器串联且偶数级移位寄存器串联，这些移位寄存器支持双向移位，各这些移位寄存器包括：一第一晶体管至一第四晶体管，该第一晶体管耦接于一前二级移位寄存器的一第三晶体管所输出的一顺向扫描起始讯号，耦接于该前二级移位寄存器的一输出信号，且耦接于一节点；该第二晶体管耦接于一下二级移位寄存器的一第四晶体管所输出的一反向扫描起始信号，耦接于该下二级移位寄存器所输出的一输出信号，且耦接于该节点；该第三晶体管耦接于一顺向操作电压，输出一顺向扫描起始信号，耦接于该节点；以及该第四晶体管耦接于一反向操作电压，输出一反向扫描起始信号，耦接于该节点。

13.如权利要求12所述的显示面板，其中，于顺向扫描时，该移位寄存器被该前二级移位寄存器的该顺向扫描起始信号所起始，且该顺向操作电压为一第一参考电压，该反向操作电压为一第二参考电压。

14.如权利要求12所述的显示面板，其中，于反向扫描时，该移位寄存器被该后二级移位寄存器的该反向扫描起始信号所起始，且该顺向操作电压为该第二参考电压，该反向操作电压为该第一参考电压。

15.如权利要求14所述的显示面板，其中，这些移位寄存器的一第一级移位寄存器的该第一晶体管具有：一第一端与一第二端，耦接于一时序控制器所输出的该起始信号；以及一第三端，耦接于该节点。

16.如权利要求12所述的显示面板，该驱动电路还包括：

17.如权利要求16所述的显示面板，其中，各这些移位寄存器还包括：

18.如权利要求17所述的显示面板，其中，各这些移位寄存器还包括：

19.如权利要求18所述的显示面板，其中，该放电信号于该空白期间更将这些移位寄存器的这些输出信号与其内部信号拉低。

20.如权利要求12所述的显示面板，其中该显示驱动电路还包括：

21.如权利要求20所述的显示面板，其中，一放电信号于一空白期间，将这些虚拟移位寄存器的多个输出信号及其内部信号拉低。

22.如权利要求21所述的显示面板，其中，该放电信号于该空白期间更将这些移位寄存器的这些输出信号与其内部信号拉低。