CN102624389A

CN102624389A - 用于校准列并行模数转换器的方法和系统

Info

Publication number: CN102624389A
Application number: CN2012100215771A
Authority: CN
Inventors: 李湘洙; 杰夫·雷辛斯基; 一兵·米歇尔·王
Original assignee: Hynix Semiconductor Inc
Current assignee: SK Hynix Inc
Priority date: 2011-01-31
Filing date: 2012-01-31
Publication date: 2012-08-01
Anticipated expiration: 2032-01-31
Also published as: US8368570B2; KR20120088607A; US20120194368A1; KR101841640B1; CN102624389B

Abstract

本发明为用于校准列并行模数转换器的方法和系统，本发明的各种实施例包括，在校准阶段期间，将计数器使能为进行计数，该计数比与确定的偏移相关联的时钟周期的数目小1。将被计数的时钟周期的数目储存在校准存储器中。在转换阶段中，将反相的输出从校准存储器加载到计数器，其中，计数器被使能为对时钟周期计数，以确定具有模拟信号幅度的数字等同值。

Description

用于校准列并行模数转换器的方法和系统

技术领域

本发明的某些实施例涉及处理信号，更具体地，本发明的某些实施例涉及一种用于校准列并行模数转换器(ADC)的方法和系统。

背景技术

随着计算机和处理器的功能变得更强，越来越多的信号处理在数字域中进行。数字信号处理可以执行复杂的操作以将输入数据控制得近似真实世界的模拟信号，并且这些操作可以实时地执行，或者可以储存数字数据用于未来的处理。由于真实世界的信号以模拟信号存在，因此这些模拟信号需要被转换为等同的数字信号。

模数转换器(ADC)用在许多应用中，诸如，转换工业应用中的模拟控制信号、音乐中的音频信号、数码相机中的照片图像、以及数码摄像机中的视频图像。对于大部分电路，存在许多不同类型的ADC，其中针对不同的限制进行权衡。诸如“快闪”ADC的一些ADC在电路和布图空间方面相对昂贵，并且因为每个额外的比特需要比较器的数量加倍而因此分辨率有限，但是这些ADC的转换速度极快。诸如斜坡ADC的其他ADC可能相当简单，但是在转换时间方面慢。并且随着分辨率的增加，转换时间将增加。

因此，特定的应用需要考虑各种限制并且确定哪种设计最佳地服务于其目的。然而，拣选特定的设计、以及可能性地对其进行修改以改进其设计，仍可能存在需要被克服的某些挑战。

对于高分辨率和高速成像，列并行ADC架构已成为CMOS图像传感器中的最广泛使用的ADC。实现CMOS图像传感器的良好性能的一个关键挑战是降低噪声或其他信号偏移，防止影响被转换的数字数据。

通过将这些系统与如本申请的以下部分中参照附图阐述的本发明的一些方面相比较，惯用的和传统的方法的另外的限制和缺点对于本领域技术人员将变得明显。

发明内容

本发明的某些实施例提供了一种用于校准列并行模数转换器(ADC)的方法和系统。该系统的方面可以包括，在校准阶段期间，将计数器使能为进行计数，该计数比与确定的偏移相关联的时钟周期的数目小1。将被计数的时钟周期的数目储存在校准存储器中。在转换阶段中，将反相的输出从校准存储器加载到计数器，其中，计数器被使能为对时钟周期计数以确定具有模拟信号幅度的数字等同值。少1的计数和反相的输出有效地给出了需要被计数的时钟周期的数目的2的补码。

本发明的各种实施例还可以包括，在校准阶段期间，将计数器使能为对与确定的校准偏移相关联的时钟周期的第一数目计数，其中，第一数目比与确定的偏移相关联的时钟周期的数目小1。可以将第一数目储存在存储器块中。在转换阶段期间，可以对时钟周期的第二数目计数以确定具有模拟信号幅度的数字等同值。可以将时钟周期的第二数目储存在存储器块中。诸如处理器的电路可以从存储器块读取时钟周期的第一数目的反相版本，并且可以将其与时钟周期的第二数目相加。少1的计数和反相的输出有效地给出了需要被计数的时钟周期的数目的2的补码。

本发明的另一实施例可以提供一种机器可读存储装置，其上储存有计算机程序，该计算机程序具有可由机器执行的至少一个代码部分，由此使机器如上文所述进行操作，用于对将模拟信号转换为数字信号的列并行模数转换器进行校准。

通过下面的描述和附图，将更全面地理解本发明的这些和其他优点、方面和新型特征，以及本发明所说明的实施例的细节。

附图说明

图1是根据本发明的一个实施例的模数转换的示例性系统的框图。

图2是根据本发明的一个实施例的列并行模数转换器的示例性系统的框图。

图3是根据本发明的一个实施例的模数转换的示例性系统的框图。

图4是根据本发明的一个实施例的模数转换的示例性系统的框图。

图5是根据本发明的一个实施例的示例性的比较器架构的框图。

图6是示例性的纹波增序计数器(ripple up counter)的框图。

图7是根据本发明的一个实施例的在图3中描述的模数转换系统的示例性时序图。

图8是根据本发明的一个实施例的在图4中描述的模数转换系统的示例性时序图。

具体实施方式

将参照附图详细描述本发明的实施例，使得本领域技术人员可以容易地实施本发明的范围。

本发明的特定实施例可以涉及一种用于校准列并行模数转换器(ADC)的方法和系统

图1是用于模数转换和数模转换的示例性系统的框图。参照图1，示出了用于处理输入数据的电路的一部分，其包括ADC 110、处理器120和控制逻辑130。

ADC 110将输入模拟信号(诸如来自视频图像传感器(图1中未示出)的像素信号)转换为等同的数字信号。ADC 110输出的数字信号可以由处理器120进一步处理。处理器120可以例如将来自ADC 110的数字信号压缩为诸如MPEG1、MPEG2或MPEG4的标准格式。处理器120还可以包括存储器块122，其中可以储存码。该码可以由处理器120执行以实现各种功能。存储器块122也可以用于储存来自ADC 110的数字信号，和/或通过对来自ADC 110的数字信号进行处理而得到的数字信号。

控制逻辑130可以包括输出用于诸如ADC 110的多种模块的命令、信号以及时钟的电路。例如，控制逻辑130可以生成用于在ADC 110中计数的时钟信号，其中时钟信号并非连续运行。运行的时钟包括脉冲，而不运行的时钟处于低状态或高状态之一。控制逻辑130还可以输出使能信号，所述使能信号将ADC 110中的计数器使能为在特定的时间部分计数。

图2是根据本发明的一个实施例的示例性列并行模数转换器配置的框图。参照图2，示出了像素阵列200和ADC阵列210。像素阵列200可以包括像素元件201和开关元件202。像素元件201可以包括输出例如与像素元件201所检测到的光量成比例的电压的适当电路。像素元件201可以对特定波长的入射光敏感。ADC阵列210可以包括例如ADC元件211的阵列，其中每个ADC元件211可以对应于像素元件201的列。ADC元件211的输出可以储存在存储器块212中。

在操作中，来自例如控制逻辑130的适当的控制信号可以将开关元件202使能为适当地断开和接通，使得来自特定的像素元件201的输出电压被传送到ADC阵列210。因此，对于每个列Column_1至Column_m，可以仅接通所有行Row_1至Row_n中的一个特定的开关元件202，使得来自相应的像素元件201的输出电压被传送到ADC阵列210。

来自列Column_1至Column_m中的像素元件201中的一个的输出电压可以被相应的ADC元件211转换为等同的数字值。然而，由于存在多个ADC元件211，因此可能需要校准每个ADC 211，使得对于给定的输入，每个ADC元件211输出相似的数字值。校准可以定期进行，例如，诸如在行扫描时间期间进行一次或者帧期间进行一次。用于校准的特定周期可以取决于设计和/或实现方案。

图3是根据本发明的一个实施例的模数转换的示例性系统的框图。参照图3，示出了ADC元件300，其可以与ADC元件211相似，包括比较器310、计数器320、校准存储器330和存储器块340。

比较器310可以具有来自例如像素阵列200的像素信号PXL和来自例如控制逻辑130的斜坡信号作为输入。比较器310可以对输入信号进行比较，并且当斜坡信号和像素信号彼此基本上相等时断言输出。计数器320可以是增序计数器(up-counter)，其接收来自例如控制逻辑130的时钟信号CLK、加载信号LD、使能信号EN和清除信号CLR。图3中未示出各种命令信号。如果需要，计数器320可以加载有某个值，并且当由使能信号使能时利用时钟信号的每个上升沿从所述加载的值开始计数。清除信号CLR可以等同于使计数器加载有零值。

校准存储器330可以包括用于储存校准值的适当电路。校准存储器330可以包括例如具有反相输出和非反相输出的电路。该校准值可以通过加载信号LD被加载到计数器320中。存储器块340可以包括用于储存与输入像素信号对应的数字值的适当电路，其中数字值是计数器320的输出。存储器块340可以根据实现方案而具有各种尺寸。存储器块340可以例如足够大以保持与像素的行对应的数字值。

在操作中，可以存在用于ADC元件300的操作的两个阶段。一个阶段是校准阶段，并且另一阶段是转换阶段。在校准阶段期间，比较器310可以经由来自例如控制逻辑130的复位信号RST(未示出)而被复位，并且像素信号PXL可以被设定到校准电压。校准电压可以来自例如像素阵列200，其中可以接通额外的开关元件202以将校准电压输出到各个ADC元件211。校准电压可以例如在比较器310的制造期间被确定。分别经由清除信号CLR和使能信号EN使计数器320清零以及使能为计数。

输入斜坡信号RMP可以开始斜坡下降并且计数器320可以开始经由运行的时钟信号CLK进行计数。当斜坡信号RMP是与输入信号PXL的校准电压基本上相同的电压时，比较器310断言其输出信号。来自比较器310的所断言的输出信号可用于禁止计数器320的计数。来自计数器320的计数随后被保存在校准存储器330中。在转换阶段期间将输入信号RXL转换为等同的数字值时，此储存的计数可用于校准偏移。

此外，本发明的各种实施例可以允许计数器320在运行的时钟信号CLK的第一周期之后开始计数。因此，计数器320的计数可以比从斜坡信号RMP开始到斜坡信号RMP成为与输入信号PXL基本上相同的电压的时间中的CLK周期的实际数目小1。

在转换阶段期间，可以将校准存储器330中储存的计数的反相值加载到计数器320中。因此，计数器320有效地加载由计数器320在校准阶段期间计数的校准偏移的2的补码(two’s complement)。因此，在转换阶段期间，计数器320首先对校准偏移进行计数以达到为零的计数，并且随后从零开始计数以将输入信号PXL转换为自动地考虑了偏移的等同的数字值。

因此，在转换阶段期间，可以经由来自例如控制逻辑130的复位信号RST将比较器310复位，并且可以从像素阵列200接收像素信号PXL。分别经由加载信号LD和使能信号EN使计数器320加载有校准偏移的2的补码以及使能为进行计数。

输入斜坡信号RMP可以开始斜坡下降，并且计数器320可以开始经由运行的时钟信号CLK进行计数。当斜坡信号RMP是与输入信号PXL基本上相同的电压时，比较器310断言(assert)其输出信号。来自比较器310的被断言的输出信号可用于禁止计数器320的计数。来自计数器320的计数随后被保存在存储器块340中作为与来自像素阵列200的模拟电压对应的数字值。图1的处理器120随后可以访问这些数字值用于进一步的处理。这可以包括，例如将数字值储存在存储器块122中，用于由处理器120进行本地访问。

图4是根据本发明的一个实施例的模数转换的示例性系统的框图。参照图4，示出了ADC元件400，其可以与ADC元件211相似，包括比较器410、计数器420和存储器块430。比较器410、计数器420和存储器块430可以与参照图3描述的相应的模块相似。仍然未示出各种命令信号。

在操作中，与参照图3描述的本发明的一个实施例的操作相似，可以存在用于ADC元件400的操作的两个阶段。一个阶段是校准阶段，而另一阶段是转换阶段。在校准阶段期间，比较器410可以经由来自例如控制逻辑130的复位信号RST而被复位，并且像素信号PXL可以被设定到校准电压。校准电压可以来自例如像素阵列200，其中可以接通额外的开关元件202以将校准电压输出到相应的ADC元件211。校准电压可以例如在比较器410的制造期间被确定。分别经由清除信号CLR和使能信号EN使计数器420清零以及使能为计数。

输入斜坡信号RMP可以开始斜坡下降并且计数器420可以开始经由运行的时钟信号CLK进行计数。当斜坡信号RMP是与输入信号PXL的校准电压基本上相同的电压时，比较器410断言其输出信号。来自比较器410的所断言的输出信号可用于禁止计数器420的计数。来自计数器420的计数随后被保存在存储器块430中。与偏移值对应的此储存的计数可以由例如处理器120读取。处理器120随后可以减去从存储器块430读取的每个数字值的偏移值。

此外，本发明的各种实施例可以允许计数器320在运行的时钟信号CLK的第一周期之后开始计数。因此，计数器420的校准计数可以比从斜坡信号RMP开始到斜坡信号RMP成为与输入信号PXL基本上相同的电压的时间中的CLK周期的实际数目小1。针对ADC阵列210中的每个比较器的校准计数随后可以被储存在存储器块430中。

在本发明的一些实施例中，存储器块430可以被实现为使得可以从存储器块430读取非反相值或反相值。因此，处理器120可以读取反相值，并且可以将所得到的校准计数的2的补码与在转换阶段期间所生成的经转换的数字值相加。这可以减少处理器120的处理开销，从而其不必为了减去校准计数而计算2的补码。

因此，在转换阶段期间，比较器410可以经由来自例如控制逻辑130的复位信号RST而被复位，并且像素信号PXL可以接收自像素阵列200。分别经由清除信号CLR和使能信号EN使计数器420清零以及使能为计数。

输入斜坡信号RMP可以开始斜坡下降，并且计数器420可以开始经由运行的时钟信号CLK进行计数。当斜坡信号RMP是与输入信号PXL的电压基本上相同的电压时，比较器410断言其输出信号。来自比较器410的所断言的输出信号可用于禁止计数器420的计数。来自计数器420的计数随后被保存在存储器块430中作为与来自像素阵列200的模拟电压等同的数字值。图1的处理器120随后可以访问这些数字值用于进一步的处理。这可以包括例如将这些数字值储存在存储器块122中用于由处理器120进行本地访问。

如前文所述，处理器120可以从在转换阶段期间生成的数字值中减去校准计数。因此，处理器120可以从来自给定列的每行的每个数字值中减去相应的校准计数。通过从ADC阵列210读取校准计数的2的补码，对于处理器120而言可简化该减法。

由于ADC元件400在转换模拟信号之前不减去校准偏移，因此计数器420的动态范围可以减少了计数的关于校准偏移的部分。为了补偿这一点，计数器420的容量可以增加例如额外的比特。

图5是根据本发明的一个实施例的示例性比较器架构的框图。参照图5，示出了比较器元件500，其可以与比较器元件211相似，包括比较器510和520，耦合电容器C1、C2、C3和C4，以及开关元件SW1、SW2、SW3和SW4。

在操作中，通过来自例如控制逻辑130的命令可以使开关元件SW1、SW2、SW3和SW4接通以将比较器510和520的输入复位到已知状态。开关元件SW1、SW2、SW3和SW4随后可以断开并且可以施加输入信号PXL和RMP。

尽管图5中示出了两级比较器，但是本发明不限于此。各种类型的比较器，包括单级或其他的多级比较器，可用于比较两个输入信号的电压电平。

图6是示例性的纹波增序计数器(ripple up counter)的框图。参照图6，示出了简单的纹波计数器，其包括D触发器610、620和630。输入时钟可以驱动第一D触发器610，并且非反相输出Q可以是计数器的最低有效位Bit0。D触发器610的反相输出Qn是下一D触发器620的时钟信号。D触发器620的Q输出是下一最低有效位Bit1。可以将额外的D触发器添加到电路以获得期望的计数位数目。

尽管描述的是异步计数器，但是本发明不限于此。例如，也可以使用同步计数器。然而，同步计数器可能需要比异步计数器更多的电路。再者，未示出计数器的各种特征。例如，根据应用，可能期望计数器能够加载开始计数的值、能够将计数器清零、以及具有用于控制计数器的使能信号。

图7是根据本发明的一个实施例的在图3中描述的模数转换系统的示例性时序图。参照图7，示出了关于跟随有转换阶段的校准阶段的时序图，其中示出了时段t1至t8。将参照图3描述该时序图。在时段t1至t4中，可以测量比较器/计数器/存储器传播延迟。这可能需要例如垂直消隐(vertical blanking)时间期间的特殊校准行。在时段t1期间计数器320被复位，比较器310被复位，并且对比较器输入PXL和RMP进行采样。对于校准阶段，可以使用DC校准电压。应选择校准电压来替代来自列像素元件201的信号。这可以在例如当ADC校准使能信号ADC CAL EN在时段t1至t3期间被断言时发生。

在时段t2的起点处，斜坡信号RMP开始斜坡下降。再者，在时段t2部分期间，例如通过使用使能信号EN将计数器320保持在复位状态。因此，时钟信号CLK的上升沿将不会使计数器320的计数渐增。这有效地使计数器320的计数比应计数的时钟周期小1。当该短缺的计数被反相时，生成了校准阶段中所计数的时钟周期的数目的2的补码。

生成2的补码的原因在于，减去某个数等同于加上该数的2的补码。由于半导体芯片中的空间通常是有限的，因此诸如这样的简单方法是有利的。用于生成斜坡信号RMP的时钟和计数器时钟CLK同步。因此，如果对于第一时钟周期使计数器320保持复位，则最终的计数将是n-1个周期，而非n个周期。该计数随后可被加载到校准存储器330中，校准存储器330可以包括例如锁存器。由于锁存器具有非反相输出和反相输出，因此可以选择反相输出。这意味着所选择的输出将是校准计数的2的补码。

在时段t3期间，计数器时钟CLK运行某个固定时间以测量ADC偏移。输出斜坡信号RMP直至其成为与输入信号PXL的校准电压基本上相同的电压。由于偏移值应相对较小，故斜坡时间可以比典型的斜坡周期短得多。然而，应当注意，由于行时间是固定的，因此校准斜坡时间可以被运行为用以适应高达全范围值的宽范围的偏移值。

在时段t4的起点处，校准斜坡周期已结束，并且计数器320的计数值应被加载到校准存储器330中。这可以在校准存储器加载信号CAL MEM LD在时段t4期间被断言时发生。

在时段t5至t8期间，产生图像读出。光学行中的像素信号被转换为数字值。依次选择每个行(通常由选择信号SX表示)。所选择的行中的像素被复位(由复位信号RX表示)，并且比较器211被比较器复位信号CMP RST复位。比较器复位信号CMP RST可以使每个比较器211的开关元件SW1、SW2、SW3和SW4接通一段时间。还将计数器复位(通过计数器复位信号Counter Rst)以使其处于已知状态。

在时段t6期间，使比较器211脱离复位并且在C1上对像素电压进行采样(TX)。这是用于像素复位电压的同一电容器，因此该处理是模拟相关双采样(CDS)。另一比较器输入被切换到斜坡信号RMP，斜坡信号RMP仍处于斜坡复位电平。计数器可以经由计数器加载信号CntrLD加载来自校准存储器330的校准值的2的补码。

在时段t7期间，光学信号准备好被转换。斜坡信号RMP开始斜坡下降，并且计数器时钟信号CLK运行固定的时段，所述固定的时段足够长到完成全部的转换。每列中的计数器320开始于“-n”，从而从包含偏移的经转换的信号值中减去了校准值。

在时段t8期间，计数器时钟信号CLK停止运行并且斜坡被复位到其默认电平。最终的经转换的信号值由信号ADC MemLD加载到存储器块340，并且准备好被处理器120读出。随后可以通过增加行地址并且返回时间t5来读取下一行。

图8是根据本发明的一个实施例的在图4中描述的模数转换系统的时序图。

图8是根据本发明的一个实施例的在图4中描述的模数转换系统的示例性时序图。参照图8，示出了关于跟随有转换阶段的校准阶段的时序图，其中示出了时段t1至t8。将参照图4描述该时序图。图8的时序图与图7的时序图基本上相似。因此，除了差别之外将仅提供简要的描述。

在时段t1至t4的校准阶段期间计算校准值。然而，由于图4中所示的配置中不存在校准存储器，因此来自每个比较器211的校准值经由信号ADC MemLD被储存在存储器块430中。存储器块430可以包括锁存器。因此，通过读出反相值，处理器120可以读取校准偏移的2的补码。因此，处理器120可以直接将每列的2的补码值与每列中的相应的经转换的数字信号相加。在计算新的校准偏移之前，这些值可用于帧的所有行。

在时段t5至t7的转换阶段期间，处理可以是相似的，不同之处在于计数器420不加载计算偏移。相反，计数器420从零开始计数。因此，不针对校准偏移对计数器420的最终计数进行补偿。这将在处理器120从存储器块430读取经转换的数字值时由处理器120进行。

在时段t8期间，计数器时钟信号CLK停止运行并且斜坡被复位到其默认电平。最终的经转换的信号值通过信号ADC MemLD被加载到存储器块430，并且准备好被处理器120读出。随后可以通过增加行地址并且返回时间t5来读取下一行。

尽管已描述了本发明的一些实施例，但是本发明不限于此。例如，图1描述了示例性的框图配置。然而，也可以使用其他配置。例如，存储器块122可以被示出为分立的存储器块。再者，尽管未明确示出，但是比较器310/410的所断言的输出可以被传送到控制逻辑130，控制逻辑130随后可以断言/去断言(deassert)各种信号以停止计数器320/420的计数。

尽管已参照特定实施例描述了本发明，但是本领域技术人员将理解，在不脱离本发明的范围的情况下，可以进行各种改变并且可以替换等同方案。此外，在不脱离本发明的范围的情况下，可以进行许多修改以针对本发明的教导调整特定的情形或材料。因此，本发明不限于所公开的特定实施例，相反，本发明将涵盖落在所附权利要求的范围内的所有实施例。

Claims

1.一种用于将模拟信号转换为数字信号的方法，所述方法包括以下步骤：

在校准阶段期间，将计数器使能为进行计数，所述计数比与确定的偏移相关联的时钟周期的数目小1；

将所述时钟周期的数目储存在校准存储器中；以及

在转换阶段期间，将反相的输出从所述校准存储器加载到所述计数器，其中，所述计数器被使能为对所述时钟周期进行计数，以确定具有模拟信号幅度的数字等同值。

2.根据权利要求1所述的方法，其中，所述模拟信号是像素信号。

3.根据权利要求1所述的方法，其中，所述时钟周期对应于在所述校准阶段和所述转换阶段中的每个的一部分期间所生成的时钟信号。

4.根据权利要求1所述的方法，其中，比较器将斜坡信号与所述模拟信号相比较。

5.根据权利要求5所述的方法，其中，所述比较器是两级比较器。

6.根据权利要求1所述的方法，包括：将所述数字等同值储存在存储器块中。

7.一种用于将模拟信号转换为数字信号的方法，所述方法包括：

在校准阶段期间，将计数器使能为对与确定的校准偏移相关联的时钟周期的第一数目计数，其中，所述第一数目比与确定的偏移相关联的时钟周期的数目小1；

将时钟周期的所述第一数目储存在存储器块中；

由电路从所述存储器块读取时钟周期的所述第一数目的反相版本；

在转换阶段期间，对时钟周期的第二数目计数以确定具有模拟信号幅度的数字等同值；以及

将时钟周期的所述第二数目储存在所述存储器块中。

8.根据权利要求7所述的方法，其中，所述模拟信号是像素信号。

9.根据权利要求7所述的方法，其中，所述时钟周期对应于在所述校准阶段和所述转换阶段中的每个的一部分期间所生成的时钟信号。

10.根据权利要求7所述的方法，其中，比较器将斜坡信号与所述模拟信号相比较。

11.根据权利要求10所述的方法，其中，所述比较器是两级比较器。

12.根据权利要求7所述的方法，包括：

从所述存储器块读取时钟周期的所述第二数目；以及

将时钟周期的所述第一数目的所述反相版本与时钟周期的所述第二数目相加。

13.一种用于将模拟信号转换为数字信号的系统，所述系统包括：

计数器，其被配置为在校准阶段期间对与确定的校准偏移相关联的时钟周期的第一数目进行计数，其中所述第一数目比与确定的偏移相关联的时钟周期的数目小1；

存储器块，其被配置为将时钟周期的所述第一数目储存在存储器块中；以及

电路，其被配置为从所述存储器块读取时钟周期的所述第一数目的反相版本，

其中，所述计数器在转换阶段期间对时钟周期的第二数目计数以确定具有模拟信号幅度的数字等同值，并且时钟周期的所述第二数目被储存在所述存储器块中。

14.根据权利要求13所述的系统，其中，所述模拟信号是像素信号。

15.根据权利要求13所述的系统，其中，所述时钟周期对应于在所述校准阶段和所述转换阶段中的每个的一部分期间所生成的时钟信号。

16.根据权利要求13所述的系统，包括比较器，其被配置为将斜坡信号与所述模拟信号相比较。

17.根据权利要求16所述的系统，其中，所述比较器是两级比较器。

18.根据权利要求13所述的系统，其中，所述电路从所述存储器块读取时钟周期的所述第二数目，并且将时钟周期的所述第一数目的反相版本与时钟周期的所述第二数目相加。

19.一种用于将模拟信号转换为数字信号的系统，所述系统包括：

计数器，其被配置为在校准阶段期间计数，所述计数比与确定的偏移相关联的时钟周期的数目小1；

校准存储器，其被配置为储存所述时钟周期的数目，

其中，在转换阶段期间将反相的输出从所述校准存储器加载到所述计数器，并且所述计数器被使能为对所述时钟周期计数以确定具有模拟信号幅度的数字等同值。

20.根据权利要求19所述的系统，其中，所述模拟信号是像素信号。

21.根据权利要求19所述的系统，其中，所述时钟周期对应于在所述校准阶段和所述转换阶段中的每个的一部分期间所生成的时钟信号。

22.根据权利要求19所述的系统，其中，比较器将斜坡信号与所述模拟信号相比较。

23.根据权利要求22所述的系统，其中，所述比较器是两级比较器。

24.根据权利要求19所述的系统，包括存储器块，其被配置为储存所述数字等同值。