CN102612750B - 垂直功率晶体管器件、半导体管芯及制造垂直功率晶体管器件的方法 - Google Patents

垂直功率晶体管器件、半导体管芯及制造垂直功率晶体管器件的方法 Download PDF

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Abstract

一种垂直功率晶体管器件，包括：衬底（100），其由III-V族半导体材料形成；和多层堆叠（116），其至少部分地容纳在所述衬底（100）中。所述多层堆叠包括：半绝缘层（108），其邻近所述衬底（100）设置；和第一层（110），其由第一III-V族半导体材料形成，并邻近所述半绝缘层（108）设置。多层堆叠（116）还包括：第二层（112），其由第二III-V族半导体材料形成，并邻近所述第一层（110）设置；和异质结，其形成在第一层和第二层的界面处。

Description

垂直功率晶体管器件、半导体管芯及制造垂直功率晶体管器件的方法
技术领域
本发明涉及一种垂直功率晶体管器件，这种器件例如包括形成在氮化镓衬底上的垂直结构。本发明进一步涉及一种半导体管芯，这种管芯例如包括第一功率晶体管器件，该第一功率管器件邻近第二功率晶体管器件设置并共享公共氮化镓衬底。本发明进一步涉及一种制造功率晶体管器件的方法，这种方法例如包括提供氮化镓衬底以及生长垂直结构。
背景技术
由于内燃机对环境的不利影响越来越重要，所以汽车制造商一直受到压力以减小他们制造的车辆引擎的二氧化碳(CO2)排放。为此，除了其他技术之外，车辆制造商等正致力于开发混合动力车辆(HV)技术、电气车辆(EV)技术、燃料电池(FC)技术以及先进的生物燃料技术，以作为减少所制造的车辆的碳足迹的方式。
关于HV技术，已知所谓的混合动力车辆包括由混合动力车辆控制系统控制的传动系。该传动系包括经耦合以通过功率分流(power-split)装置驱动车轮的内燃机和电动机，所述功率分流装置使得所驱动的车轮能够单独由内燃机、单独由电动机或者由内燃机和电动机两者一起供以动力，从而允许内燃机在给定时间维持最大的效率负载和速度范围。电动机由高压电池供以电力。所谓的“逆变器组件”被提供为包括逆变器和所谓的“升压转换器”。逆变器将来自车辆的高压电池的高压直流电流转换成三相交流电流，用于对电动机供以动力。车辆的传动系有时包括超过一个的电动机。
为了提供三相交流电流，通过升压转换器将高压电池的输出电压从例如200V逐步升至500V。逆变器然后负责提供三相交流电流，该三相交流电流是从由升压转换器提供的逐步升高的电压得到的。为了产生三相交流电流，已知逆变器包括用于功率调制的一组绝缘栅双极晶体管(IGBT)和并联的二极管，IGBT构成功率开关。
然而，对于未来的混合动力以及其他电动的车辆，将对逆变器提出更多要求，包括低的能量损失、减小的尺寸和成本效益。此外，逆变器的半导体器件将需要由宽带隙半导体材料形成，并且表现出高的击穿电压且能够耐受高的操作温度。
尽管硅基IGBT的表现目前尚可接受，但相对于未来的车辆设计将对硅IGBT提出的高电流密度要求、高功率源电压和高温度操作要求，这些器件不太可能表现得很好。
用于制作功率晶体管的有希望的候选半导体材料是氮化镓。然而，这些器件需要氮化镓(GaN)衬底。对于后续将从其上进行分离的在硅衬底上进行的氮化镓衬底的生长由于晶格失配所引起的应力因而不可行。在这一点上，氮化镓层不可能生长得足够厚而同时当试图将氮化镓层从硅衬底上分离时又使得氮化镓层不破裂。
为了缓解这个问题，还已知的是，在碳化硅衬底上生长氮化镓衬底，所述碳化硅衬底具有与在其上生长的氮化镓的晶体结构具有较为接近的晶格匹配。然而，在碳化硅衬底上制作期望厚度的氮化镓衬底价格高昂，因此并非所期望的制造选择。
替代使用碳化硅，已知的是，在蓝宝石衬底上生长氮化镓，从而得到以更高成本效益制作的氮化镓衬底。实际上，在“Vertical deviceoperation of AlGaN/GaN HEMTs on free-standing n-GaN substrates”(Sugimoto等人，Power Conversion Conference(功率转换会议)2007，名古屋，2007年4月2～5日)中描述了在生长在蓝宝石衬底的自支撑(free-standing)氮化镓衬底上形成的垂直功率晶体管器件。该文献描述了具有在其上生成的n-GaN漂移层(drift layer)的自支撑GaN衬底。然后在n-GaN漂移层上形成具有绝缘栅的掩埋型结构。在器件的正面上形成栅极和源极，而在器件的背面上形成漏极，从而将器件制作成垂直晶体管器件。然而，这样的器件结构不能维持高击穿电压。
发明内容
根据一个方面，本发明提供了一种垂直功率晶体管器件，包括：由III-V族半导体材料形成的衬底(100)，所述衬底(100)包括被布置在所述III-V族半导体材料的第一侧处的凹槽(106)，至少部分地位于所述凹槽(106)中的多层堆叠(116)，所述多层堆叠(116)包括：布置在所述凹槽(106)中的第一层(110)，所述第一层由第一III-V族半导体材料形成，第二层(112)，所述第二层由第二III-V族半导体材料形成，异质结，所述异质结形成在所述第一层(110)和所述第二层(112)的界面处，以及半绝缘层(108)，所述半绝缘层设置在所述凹槽(106)中并且在所述衬底(100)和所述第一层(110)之间，用于在所述凹槽(106)中使所述异质结与所述衬底(100)电绝缘；漏极接触(118)，所述漏极接触形成在与所述第一侧相对的所述衬底(100)的第二侧上并且与所述衬底(100)电连接；源极接触(122)和栅极接触(124)，所述源极接触和栅极接触在所述第一侧处形成在所述多层堆叠(116)上；所述界面与所述衬底(100)的表面(109)齐平或在所述衬底(100)的表面(109)之下，所述半绝缘层(108)和所述第一层(110)在与所述表面(109)平行的平面中被所述衬底(100)的所述凹槽(106)的侧面围绕，并且所述半绝缘层(108)被布置为在电流经过所述衬底(100)向所述漏极接触(118)纵向流动之前使得所述电流向与所述凹槽(106)的侧面邻近的所述衬底的区域横向流动。
根据另一方面，本发明提供了一种一种半导体管芯，包括：第一垂直功率晶体管器件，所述第一垂直功率晶体管器件包括如上述方面所述的垂直功率晶体管器件的结构；第二垂直功率晶体管器件，所述第二垂直功率晶体管器件包括如上述方面所述的垂直功率晶体管器件的结构；其中所述第一垂直功率晶体管器件和所述第二垂直功率晶体管器件的所述衬底(100)对所述第一垂直功率晶体管器件和所述第二垂直功率晶体管器件是共同的，所述衬底(100)能够支撑所述第一垂直功率晶体管器件的第一多层堆叠(116)和所述第二垂直功率晶体管器件的第二多层堆叠(126)之间的垂直漂移区；并且所述半导体管芯进一步包括：所述第一垂直功率晶体管器件和所述第二垂直功率晶体管器件的所述第一多层堆叠(116)和所述第二多层堆叠(126)的相对侧之间的连接区，分别用于将所述第一多层堆叠(116)的第一异质结和所述第二多层堆叠(126)的第二异质结电耦合至所述垂直漂移区。
根据本发明的又一方面，提供了一种制造垂直功率晶体管器件的方法，包括：提供(200)由III-V族半导体材料的氮化物形成的衬底(100)；在所述衬底(100)中在所述III-V族半导体材料的第一侧处蚀刻(208)凹槽(106)；在所述凹槽(106)中生长(212)由第一III-V族半导体材料形成的第一层(110)；生长(214)由第二III-V族半导体材料形成的第二层(112)；在所述第一层(110)和所述第二层(112)的界面处形成异质结；在所述凹槽(106)中生长(210)半绝缘层(108)，所述半绝缘层设置在所述衬底(100)和所述第一层(110)之间，用于在所述凹槽(106)中使所述异质结与所述衬底(100)电绝缘；在与所述第一侧相对的所述衬底(100)的第二侧上形成(222)漏极接触；将所述漏极接触与所述衬底(100)电连接；在所述第一侧处在从生长(212)所述第一层(110)、生成(214)所述第二层(112)和生长(210)所述半绝缘层(108)获得的层堆叠上形成(222)源极接触和栅极接触；其中，所述界面与所述衬底(100)的表面齐平或在所述衬底(100)的表面之下，所述第一层(110)和所述半绝缘层(108)在与所述表面(109)平行的平面中被所述凹槽(106)的侧面围绕，并且在电流经过所述衬底(100)向所述漏极接触(118)纵向流动之前所述半绝缘层(108)使得所述电流向与所述凹槽(106)的侧面邻近的所述衬底(100)的区域横向流动。
本发明的这些及其他方面将从下文描述的实施例中清楚显现，并且将参照这些实施例进行说明。
附图说明
将参照附图而描述仅仅作为示例的本发明的进一步的细节、方面和实施例。附图中，用相同的附图标记表示相同或功能相似的元件。图中的元件是为了简明清楚而示出的，未必按照比例绘制。
图1至图8是遵循构成本发明实施例的垂直功率晶体管器件的制造方法的步骤的示例性制造阶段的示意图；
图9是与图1至图8相关联的方法的示例性步骤的流程图；
图10是构成本发明另一个实施例的相邻的垂直功率晶体管器件的示例的示意图；以及
图11是构成本发明又一个实施例的相邻的垂直功率晶体管器件的另一个示例的示意图。
具体实施方式
由于本发明的例示实施例的绝大部分可用本领域技术人员已知的电子部件和电路来实现，因而不会以比理解和评价本发明的基本构思所需要的任何更大范围来对细节进行解释，以避免混淆或分散本发明的教导。
参照图1和图9，可提供自支撑氮化镓衬底100(步骤200)，用于加入到功率晶体管器件的构造中，并构成晶片102。在该示例中，氮化镓衬底可通过高气相工艺外延(HVPE)形成，并且在根据本领域已知的任何合适的分离或解理技术而从蓝宝石衬底分离(步骤202)之前，可生长在蓝宝石衬底上。然而，技术人员应认识到，可将氮化镓衬底100保留设置在蓝宝石衬底上，并且使用下文描述的处理步骤对其进行处理，在这之后，可以将氮化镓衬底100从蓝宝石衬底分离。而且，技术人员还应认识到，如果需要，可以使用例如原子键合技术在硅衬底上形成氮化镓衬底。此外，氮化镓衬底100无需是自支撑的。实际上，如果需要，衬底100可由任何合适的材料形成，例如III-V族半导体材料的任何合适的氮化物。
氮化镓衬底100的生长过程易受污染，主要是指铁(Fe)污染。然而，在本示例中，因为污染物的存在会使氮化镓衬底100具有导电性，并且使得衬底100能够用作端子，例如晶体管器件的漏极，所以这样的污染是有益的。
可在衬底100中形成凹槽106。例如，在提供氮化镓衬底之后，可以例如使用物理气相沉积(PVD)技术在氮化镓衬底100上设置二氧化硅(SiO2)包覆层(capping layer)104(图2)(步骤204)，并且之后，例如通过旋涂在二氧化硅包覆层104上设置光致抗蚀剂(未示出)，并可使用合适的掩膜对光致抗蚀剂进行构图(步骤206)。然后可去除未硬化的光致抗蚀剂，并且可以例如通过使用氯气作为蚀刻剂的等离子体蚀刻对晶片进行蚀刻(步骤S208)，以在大约1μm和大约2μm厚度之间的合适的深度的氮化镓衬底100中形成凹槽106(图3)，但同样也可使用其他深度。提供SiO2包覆层104用以允许选择性局部外延生长，如下面将描述的，并且从而防止凹槽166外部的生长。虽然本示例中包覆层104是由SiO2形成的，但包覆层104也可以由氮化硅(SiN)或任何其他合适的材料形成。
在形成凹槽106之后，可对晶片102执行多层选择性外延重生长工艺。例如，可首先在凹槽中生长(步骤210)半绝缘的外延层108(图4)。半绝缘层108提供衬底100和形成在半绝缘层108上方(在凹槽区域中)的层之间的电隔离。更具体而言，半绝缘层108抑制或者至少减少了电荷载流子从上方的层到衬底或反方向地在垂直方向上的漂移，因而使得能够提高击穿电压。半绝缘层108的厚度小于凹槽106的深度，使得半绝缘层108不会延伸到凹槽外，在本示例中，即是指不会延伸到衬底100的表面109上方。该层可在凹槽106中具有例如大约1μm和大约1.5μm之间的厚度，使得半绝缘层108的顶表面107在衬底100的表面109之下。在本示例中，生长技术可为分子束外延(MBE)或金属有机物化学气相沉积(MOCVD)，半绝缘层108被凹进在衬底100中。在本示例中，半绝缘层108为p型掺杂氮化镓，其中掺杂剂为锰(Mg)。然而，可以采用其他掺杂剂，例如碳(C)或铁(Fe)，以增大半绝缘层108的电阻，或通过该层发展p型行为。替代地，半绝缘层108可以是氮化铝镓(AlGaN)、氮化铟镓(InGaN)、氮化铝铟(AlInN)或任何其他合适的已掺杂或未掺杂的半绝缘材料的层。
在设置半绝缘层108之后，可在半绝缘层108的顶部生长第一氮化镓层110(图5)(步骤212)。发现合适的厚度在大约200nm和大约0.5μm之间，但同样也可使用其他厚度。氮化镓层110邻近半绝缘层108。如图所示，GaN层110在凹槽106中的半绝缘层108的顶表面107上面延伸。GaN层110的顶表面113与表面109齐平或在表面109之下。为了形成氮化镓层110，可以采用任何合适的生长技术，例如MBE或MOCVD。在所示示例中，层108是非有意掺杂的GaN层。当然，第一层108也可以由其他任何合适的材料形成，例如任何合适的III-V族半导体材料，诸如III族氮化物半导体材料。所使用的III族氮化物材料可以例如是由二元III族氮化物材料、三元III族氮化物材料、四元III族氮化物材料、GaN、AlGaN、InGaN、AlInN、AlInGaN构成的组中的一个或多个材料，并且可以是外延生长的III族氮化物材料。
从本示例中可以看出，半绝缘层108和GaN层110基本上被(自支撑)氮化镓衬底100包围。就这点而言，在水平面上，即平行于表面109，半绝缘层108和GaN层110被衬底100的凹槽侧面111围绕，并且其中设置有层108、110的凹槽106的底部同样也被衬底100封闭。但凹槽106的顶部没有被衬底100覆盖，并且在本示例中相对于衬底100是敞开的。
之后，可生长(步骤214)例如由例如非有意掺杂的氮化铝镓形成的第二势垒层112(图6)。GaN层110和势垒层112之间的界面用作异质结，因此正在形成的功率晶体管器件是高电子迁移率晶体管(HEMT)或异质结构场效应晶体管(HFET)。可以例如使用相同的外延工艺(MOCVD或MBE)，在氮化镓层110上生长层112。发现势垒层112的合适的厚度在大约15nm和大约30nm之间，但同样也可使用其他厚度。氮化铝镓势垒层112可邻近氮化物层110设置，并且可以例如被提供在层110的顶部。氮化铝镓中的铝的原子百分比可以具有大约20％～30％的量级，其可以由这样的等式加以表示：AlxGn1-xN，其中x在大约0.20和大约0.30之间。替代地，势垒层112可以由氮化铟镓(InGaN)形成，铟的原子百分比在大约10％到大约20％之间，其可以由这样的等式加以表示：InxGa1-xN，其中x在大约0.1和大约0.2之间。作为另外一种情况，势垒层112可以由氮化铝铟(AlInN)形成，铟的原子百分比在大约10％到大约20％之间，其可以由这样的等式加以表示：Al1-xInxN，其中x在大约0.1和大约0.2之间。技术人员应认识到，上述材料是合适的III-V族半导体材料的示例，形成异质结的任何其他合适的材料都可以采用，例如具有不同的带隙从而在界面处形成势阱、或者具有不同的晶格常数从而在自界面向衬底的横断方向上产生压电极化。例如，可使用其他合适的III-V族半导体材料，诸如III族氮化物(的合金、化合物或混合物)，例如Al和/或In和/或Ga的氮化物的III族氮化物。所使用的III族氮化物材料可以例如是由二元III族氮化物材料、三元III族氮化物材料、四元III族氮化物材料、GaN、AlGaN、InGaN、AlInN、AlInGaN构成的组中的一个或多个材料，并且可以是外延生长的III族氮化物材料。
可在氮化铝镓势垒层112上生长(步骤216)氮化镓帽盖层(caplayer)114(图7)，以使氮化镓帽盖层114邻近氮化铝镓势垒层112，以便防止AlGaN势垒层112的氧化。在形成多层堆叠116之后，可去除(步骤218)二氧化硅包覆层104，并且如果尚未去除，可以上面提及的相似的方式去除(步骤220)蓝宝石衬底(未示出)，以使氮化镓衬底100成为自支撑氮化镓衬底100。
通过选择性外延重生长形成的半绝缘层108、氮化镓层110、氮化铝镓势垒层112和氮化镓帽盖层114构成多层堆叠116。多层堆叠116可与氮化镓衬底100相关联，多层堆叠116形成在氮化镓衬底100中。从图7中可以看出，多层堆叠116的顶表面115与凹槽的边缘齐平，或者延伸到凹槽的边缘上方，即衬底100的顶表面109上方。例如如图8所示，半绝缘层108在从衬底100的表面109到底部的垂直方向上使多层堆叠116中的其他层与衬底100分离。因而，势垒层抑制或者至少减少了凹槽106中从堆叠116到衬底或反方向地在垂直方向上的直流电流流动。
为了引导电流在GaN衬底100中横向地然后纵向地在GaN层110和势垒层112之间的界面附近流动，GaN层110和势垒层112之间的界面的位置与凹槽106的边缘齐平或在凹槽106的边缘之下，在本示例中，即是指在衬底100的表面109之下，以便确保与衬底100的电连接。在本示例中，界面与表面109齐平，因此势垒层112和帽盖层114位于表面109上方。然而，如果界面被设置在表面109之下足够的距离处，则多层堆叠116的其余层可以被形成为使得多层堆叠116的顶表面与表面109齐平。如图8所示，可在衬底100的背面120上形成(步骤222)漏极接触118。漏极接触118可电连接至GaN衬底100，并且在GaN衬底被提供在其他衬底上，例如在Si衬底上的情况下，可以贯通其他衬底提供连接器，例如，使其他衬底局部导电的局部掺杂的金属通孔。可使用任何合适的金属处理(metallisation)技术在氮化镓帽盖层114上形成源极接触122和栅极接触124。栅极接触124可以是例如由镍、铂、钼或铱形成的肖特基接触。替代地，栅极接触124可以是金属-绝缘体-半导体(MIS)接触，例如二氧化硅、氮化硅或氧化铪。源极和漏极接触可以是根据本领域已知的任何合适的技术，由钽、钛和铝的组合形成的欧姆接触，并且可以经受快速热退火以使金属元素在GaN层内扩散而形成所谓的欧姆接触。
功率晶体管器件的结构是如下的结构，其使得功率晶体管器件为“常开”型器件，因此现在将相应地描述功率晶体管器件的操作。然而，技术人员应认识到，功率晶体管器件可以被形成为“常闭”型。
操作时，施加在栅极端124和源极端122之间的-5V负偏压VGS致使功率晶体管器件被置于OFF状态。当处于ON状态下时，由于异质结处的自发的并压电极化形成的厚度约为25埃的量子阱导致在栅极端122以及GaN层110和势垒层112之间的界面下方形成二维电子气(2DEG)区。2DEG区构成横向漂移区。然而，当施加-5V负偏压VGS时，2DEG区被耗尽并且没有电流流动，而导致处于OFF状态。
当使偏压VGS向0V增大时，2DEG区的耗尽减小，且2DEG区填充有电子。由于存在电阻率非常大的半绝缘层108，所以电流在经过衬底100向下流向漏极接触118之前开始向邻近于凹槽的衬底100的区域，形式上是凹槽侧面111，横向流动。随着使偏压VGS逐渐为正，2DEG区逐渐变成非耗尽，并且在2DEG区中形成电子积累且该电子积累对增大的漏极电流做出贡献。
在另一个实施例(图10)中，除了形成在自支撑氮化镓衬底100中的第一多层堆叠116以外，在自支撑氮化镓衬底100中在水平方向上还并排形成有第二多层堆叠126，第一和第二多层堆叠116、126通过氮化镓衬底100的垂直区分离。为了实现这一点，所执行的构图(步骤206)可定义第二凹槽128的位置，可与蚀刻第一凹槽106同时地在自支撑氮化镓衬底100中蚀刻第二凹槽128。然后可与在第一凹槽106中形成第一多层堆叠116同时地用第二多层堆叠126填充第二凹槽128。因此，本示例中自支撑氮化镓衬底100构成公共衬底，在其中，形成第一和第二多层堆叠116和126。结果，在晶片102上/中形成了第一功率晶体管器件和第二功率晶体管器件，第一多层堆叠116与第一功率晶体管器件相关联，且第二多层堆叠126与第二功率晶体管器件相关联。
在形成了第一和第二多层堆叠116、126之后，可在第一和第二多层堆叠116、126之间形成连接区130，在本示例中，其在第一和第二多层堆叠116、126的相对侧之间，以便桥接第一和第二多层堆叠116、126。就这一点而言，在形成栅极和源极接触之前，可以例如使用光刻抗蚀剂对晶片102的表面进行构图，并定义连接区130的位置。然后可以例如使用硅离子，通过离子注入形成连接区130，以形成小于大约0.5μm厚的n+区132。n+区132桥接第一和第二功率晶体管器件的氮化镓层110、氮化铝镓势垒层112和氮化镓帽盖层114。在本示例中，连接区可与栅极接触124分开大约10μm到大约30μm。如果需要，n+区132可以被分成分别与第一和第二多层堆叠116、126中的每个相邻近的两个分离区。结果，在另一个实施例中，多个晶体管器件可以并联放置，以形成网络或二维阵列，用于高电流应用。因此，虽然已经围绕n+欧姆区132是桥接两个多层堆叠的单个区域对上述实施例进行了描述，但技术人员应认识到，关于n+欧姆区相对于给定多层堆叠的侧表面延伸的程度，可设想以上述方式提供邻近多层堆叠而设置的n+欧姆区的单独的非桥接区。
操作时，第一和第二功率晶体管器件中的每一个，当处于ON状态下时，在AlGaN势垒层112和GaN层110之间的界面下面并且与栅极124相对地，产生向n+区132延伸的相应的横向漂移区。在这一点上，第一和第二功率晶体管器件中的每一个以上面关于形成单个功率晶体管器件所描述的相似的方式操作。然而，连接区130的存在用于促进电流从第一和第二功率晶体管器件的横向漂移区传输到位于第一和第二多层堆叠116、126之间的衬底100中的垂直漂移区134中。在这一点上，连接区130将第一和第二多层堆叠的异质结电耦合到衬底100的垂直漂移区134。应认识到，如果对单个功率晶体管器件加以了考虑，则功率晶体管器件产生其自己的横向漂移区，并且当非桥接n+欧姆区邻近单个功率晶体管器件的多层堆叠设置时，n+区132的存在也用于促进电流从功率晶体管器件的横向漂移区传输到垂直漂移区134。
在又一实施例(图11)中，可用欧姆接触136来补充连接区130，该欧姆接触136形成在n+区132之上，使欧姆接触136邻近n+区132设置。可以在用以形成源极接触122的相同的工艺步骤内实现欧姆接触136。因此进一步促进了电流从第一和第二功率晶体管器件的横向漂移区到垂直漂移区134的传输。如上所述，除了n+欧姆区被布置为两个分离的区域以外，欧姆接触136也可以被设置为两个分离的欧姆接触，每一个分别邻近第一和第二多层堆叠116、126。
因而可以提供导致改善的带隙，例如大约3.5eV的带隙，且因而得到增大的截止状态击穿电压的垂直功率晶体管器件及其制造方法。该器件还受益于提高的载流子迁移率。连接区130的提供还用于当器件处于截止状态下时，在器件栅极和漏极之间以三维扩展(spread)电场，从而也支持提高的击穿电压，这导致每器件的管芯面积占用减小，以及对垂直功率晶体管器件的击穿电压相对归一化的导通电阻得以优化。另外，在公共衬底中的堆叠之间提供连接区减少了相邻器件的二维电子气和垂直漂移区之间的电中断(electrical discontinuity)，由此便利了从相邻器件的横向漂移区到由公共衬底支撑的垂直漂移区的电流传输。因此，横向漂移区和垂直漂移区之间的高电阻被减小，而无需牺牲漏-源电隔离。
当然，上述优点是示例性的，这些或其他优点可由本发明获得。此外，技术人员将认识到，并非上面所阐述的所有优点都必须由这里所描述的实施例来实现。
在前面的说明书中，已经参照本发明实施例的具体事例描述了本发明。然而，将显而易见的是，在不背离如随附权利要求书中所释明的较宽精神和范围的情况下，可在其中进行各种修改和改变。
例如，可与晶体管器件一起在衬底上提供其他无源或有源器件，例如晶体管、二极管、电容器等。此外，可在上面提供其他层。
而且作为示例，在一个实施例中，所示示例可被实现为位于单个集成电路上或同一器件内的电路。例如，如图10和图11的实施例中所示，第一和第二多层堆叠116、126共享公共的自支撑氮化镓衬底100。替代地，这些示例可被实现为以合适的方式彼此互连的任何数目的单独的集成电路或单独的器件。
然而，其他修改、变形和替代也是可以的。因此，说明书和附图应理解为是例示性而非限制性的。
在权利要求书中，置于括号中的任何附图标记都不应被解释为对权利要求的限定。词语“包括”不排除存在除权利要求中所列出的元件或步骤以外的其他元件或步骤。此外，如本申请中所使用的术语“一”或“一个”被定义为一个或多于一个。同样，在权利要求中使用诸如“至少一个”和“一个或多个”这样的介绍性短语也不应被解释为使得通过不定冠词“一”或“一个”对另一权利要求要素的介绍将包含这样介绍的权利要求要素的任一特定权利要求限定到只包含一个这样的元件的发明，即使在同一权利要求包括介绍性短语“一个或多个”或者“至少一个”以及诸如“一”或“一个”这样的不定冠词时也是如此。对于使用定冠词的情形同样如此。除非另外声明，否则诸如“第一”和“第二”这样的术语被用以任意区分这样的术语所描述的要素。因此，这些术语并非意图表示这样的要素在时间或其他方面的优先次序。在相互不同的权利要求中陈述的特定的量度并非表示不能有利地使用这些量度的组合。如果存在的话，说明书和权利要求书中的术语“正面”、“背面”、“顶部”、“底部”、“之上”、“之下”等，则用于描述性目的而并非用于描述永久的相对位置。应理解的是，这样使用的术语在适当的条件下是可互换的，以便使本文中所描述的本发明实施例例如能够在除本文中所例示的或以其他方式所描述的方位以外的方位中操作。

Claims (24)

1.一种垂直功率晶体管器件，包括：
由III-V族半导体材料形成的衬底(100)，所述衬底(100)包括被布置在所述III-V族半导体材料的第一侧处的凹槽(106)，
至少部分地位于所述凹槽(106)中的多层堆叠(116)，所述多层堆叠(116)包括：
布置在所述凹槽(106)中的第一层(110)，所述第一层由第一III-V族半导体材料形成，
第二层(112)，所述第二层由第二III-V族半导体材料形成，
异质结，所述异质结形成在所述第一层(110)和所述第二层(112)的界面处，以及
半绝缘层(108)，所述半绝缘层设置在所述凹槽(106)中并且在所述衬底(100)和所述第一层(110)之间，用于在所述凹槽(106)中使所述异质结与所述衬底(100)电绝缘；
漏极接触(118)，所述漏极接触形成在与所述第一侧相对的所述衬底(100)的第二侧上并且与所述衬底(100)电连接；
源极接触(122)和栅极接触(124)，所述源极接触和栅极接触在所述第一侧处形成在所述多层堆叠(116)上；
所述界面与所述衬底(100)的表面(109)齐平或在所述衬底(100)的表面(109)之下，所述半绝缘层(108)和所述第一层(110)在与所述表面(109)平行的平面中被所述衬底(100)的所述凹槽(106)的侧面围绕，并且所述半绝缘层(108)被布置为在电流经过所述衬底(100)向所述漏极接触(118)纵向流动之前使得所述电流向与所述凹槽(106)的侧面邻近的所述衬底的区域横向流动。
2.如权利要求1所述的器件，其中，所述半绝缘层(108)由III-V族半导体材料形成，其中所述III-V族半导体材料包括III族氮化物材料。
3.如权利要求1所述的器件，其中，所述半绝缘层(108)由III-V族半导体材料形成，其中所述III-V族半导体材料选自由二元III族氮化物材料、三元III族氮化物材料和四元III族氮化物材料构成的组。
4.如权利要求1所述的器件，其中，所述半绝缘层(108)由III-V族半导体材料形成，其中所述III-V族半导体材料选自由包含p型掺杂剂的氮化镓、AlGaN、InGaN和AlInN构成的组。
5.如权利要求1或权利要求2所述的器件，其中，所述第一层(110)和/或所述第二层(112)由已掺杂或非有意掺杂的III-V族半导体材料形成，其中所述III-V族半导体材料包括III族氮化物材料。
6.如权利要求1或权利要求2所述的器件，其中，所述第一层(110)和/或所述第二层(112)由已掺杂或非有意掺杂的III-V族半导体材料形成，其中所述III-V族半导体材料选自由二元III族氮化物材料、三元III族氮化物材料和四元III族氮化物材料构成的组。
7.如权利要求1或权利要求2所述的器件，其中，所述第一层(110)和/或所述第二层(112)由已掺杂或非有意掺杂的III-V族半导体材料形成，其中所述III-V族半导体材料选自由GaN、AlGaN、InGaN和AlInN构成的组。
8.如权利要求1或权利要求2所述的器件，其中，所述第二层(112)是势垒层。
9.如权利要求8所述的器件，其中，所述势垒层由选自由AlGaN、InGaN和AlInN构成的组的材料形成。
10.如权利要求8所述的器件，其中，所述势垒层由AlxGa1-xN形成，其中x在0.20和0.30之间。
11.如权利要求8所述的器件，其中，所述多层堆叠包括邻近所述势垒层设置的氮化镓帽盖层。
12.如权利要求1或权利要求2所述的器件，其中，所述多层堆叠是外延多层堆叠。
13.如权利要求1或权利要求2所述的器件，其中，所述半绝缘层和所述第一层被所述衬底包围。
14.如权利要求1或权利要求2所述的器件，其中，所述衬底包括凹槽，并且所述多层堆叠至少部分地位于所述凹槽中。
15.如权利要求1或权利要求2所述的器件，其中，至少所述半绝缘层被凹进在所述衬底中。
16.一种半导体管芯，包括：
第一垂直功率晶体管器件，所述第一垂直功率晶体管器件包括如权利要求1或权利要求2所述的垂直功率晶体管器件的结构；
第二垂直功率晶体管器件，所述第二垂直功率晶体管器件包括如权利要求1或权利要求2所述的垂直功率晶体管器件的结构；其中
所述第一垂直功率晶体管器件和所述第二垂直功率晶体管器件的所述衬底(100)对所述第一垂直功率晶体管器件和所述第二垂直功率晶体管器件是共同的，所述衬底(100)能够支撑所述第一垂直功率晶体管器件的第一多层堆叠(116)和所述第二垂直功率晶体管器件的第二多层堆叠(126)之间的垂直漂移区；并且所述半导体管芯进一步包括：
所述第一垂直功率晶体管器件和所述第二垂直功率晶体管器件的所述第一多层堆叠(116)和所述第二多层堆叠(126)的相对侧之间的连接区，分别用于将所述第一多层堆叠(116)的第一异质结和所述第二多层堆叠(126)的第二异质结电耦合至所述垂直漂移区。
17.如权利要求16所述的半导体管芯，其中，所述连接区包括离子注入区，所述离子注入区被布置为桥接所述第一多层堆叠的第一层和所述第二多层堆叠的第一层。
18.如权利要求17所述的半导体管芯，当从属于权利要求11时，其中，所述离子注入区桥接所述第一多层堆叠的第二层及帽盖层和所述第二多层堆叠的第二层及帽盖层。
19.如权利要求17或权利要求18所述的半导体管芯，其中，所述连接区进一步包括欧姆接触，所述欧姆接触邻近所述离子注入区设置。
20.一种制造垂直功率晶体管器件的方法，包括：
提供(200)由III-V族半导体材料的氮化物形成的衬底(100)；
在所述衬底(100)中在所述III-V族半导体材料的第一侧处蚀刻(208)凹槽(106)；
在所述凹槽(106)中生长(212)由第一III-V族半导体材料形成的第一层(110)；
生长(214)由第二III-V族半导体材料形成的第二层(112)；
在所述第一层(110)和所述第二层(112)的界面处形成异质结；
在所述凹槽(106)中生长(210)半绝缘层(108)，所述半绝缘层设置在所述衬底(100)和所述第一层(110)之间，用于在所述凹槽(106)中使所述异质结与所述衬底(100)电绝缘；
在与所述第一侧相对的所述衬底(100)的第二侧上形成(222)漏极接触；
将所述漏极接触与所述衬底(100)电连接；
在所述第一侧处在从生长(212)所述第一层(110)、生成(214)所述第二层(112)和生长(210)所述半绝缘层(108)获得的层堆叠上形成(222)源极接触和栅极接触；
其中，所述界面与所述衬底(100)的表面齐平或在所述衬底(100)的表面之下，所述第一层(110)和所述半绝缘层(108)在与所述表面(109)平行的平面中被所述凹槽(106)的侧面围绕，并且在电流经过所述衬底(100)向所述漏极接触(118)纵向流动之前所述半绝缘层(108)使得所述电流向与所述凹槽(106)的侧面邻近的所述衬底(100)的区域横向流动。
21.如权利要求20所述的方法，进一步包括：
在所述衬底中蚀刻另一凹槽，所述凹槽和所述另一凹槽由所述衬底的垂直区在水平方向上分离。
22.如权利要求21所述的方法，进一步包括：
在所述另一凹槽中形成另一多层堆叠。
23.如权利要求22所述的方法，进一步包括：
形成连接区，以便桥接所述多层堆叠和所述另一多层堆叠的相对侧，并将所述多层堆叠(116)和所述另一多层堆叠(126)的各自的异质结电耦合至所述衬底(100)。
24.如权利要求20或权利要求21所述的方法，进一步包括：
将所述衬底(100)形成为自支撑衬底。
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