CN102570879A - 基于fpga实现的并联型重复控制系统 - Google Patents

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Abstract

本发明涉及一种用于消除特定次谐波的基于FPGA实现的并联型重复控制系统。该系统包括AD芯片、FPGA数字控制器、逆变电路和LC滤波电路，所述FPGA数字控制器包括用于与AD芯片连接的AD接口模块、PID控制模块、n个并联的分别控制特定次谐波的重复控制器模块以及用于累加重复控制器输出结果的累加模块，累加模块的输出端连接逆变电路，逆变电路输出端通过LC滤波电路与AD芯片连接。本发明对电源逆变电路实施重复控制，针对特定次谐波分别设计重复控制器，在不增加运行时间的前提下将多个重复控制器的控制效果累加；利用FPGA的高速性和并行操作的优势，可将重复控制算法应用到更高频率的电源领域。

Description

基于FPGA实现的并联型重复控制系统
技术领域
本发明涉及电源逆变电路谐波治理技术领域，尤其涉及一种用于消除特定次谐波的基于FPGA实现的并联型重复控制系统。
背景技术
在有源滤波、逆变器、交流逆变电源及新兴的光伏并网等领域，信号的谐波治理一直是最关键的技术，直接关系到输出装置整体的质量和运行效率，因此采用合理的重复控制策略尤为重要。现在常用的重复控制方式主要有常规PID控制、无差拍控制以及滑模控制，而利用“重复信号发生器”内模结构的重复控制技术因其能实现类似周期性积分控制、能利用超前环节实现对误差的周期性补偿以达到无静差控制，而得到更广泛应用。
但是，传统的重复控制器只是针对输出整体控制，而大多数被控对象(逆变器)的相位滞后随着频率的增加而增加，虽然可以通过试验选择最合适的参数，使超前环节能够在相当宽的频率范围内拟合被控对象的特性，但是毕竟效果有限。理论上分析可以知道，针对特定次谐波可以设计重复控制器完全消除其影响，因此可以设计多个特定次谐波重复控制器，使其输出作用累加到被控对象，从而实现更好的控制效果。近几年来，工频50Hz领域的相关研究越来越多，但是重复控制技术在中频甚至更高频率领域的应用却很少，究其原因，很重要的一方面就是中频领域需要很高的开关速度，以中小功率400Hz电源为例，其开关频率都在20KHz以上，而重复控制算法更涉及到大量的乘除运算，这对CPU提出了很高的要求，当前一般采用高速DSP实现，但是当开关频率变得更高时，DSP也已经力不从心，并联型重复控制器对于DSP实现来讲是时间的累加，无法实施。现有的FPGA技术具有运行速度快、可并行处理等优点，若能将其应用到重复控制领域，可适应更高的开关速度，多个控制回路并行运算而不占用额外时间，因此利用FPGA实现对中频电源的控制具备实现的可能，而当前相关的研究却很少，更没有将此技术产品化。
发明内容
针对目前这种状况，为解决中高频电源的重复控制问题，本发明提供了一种基于FPGA实现的并联型重复控制系统，利用FPGA的并行处理功能，实现重复控制器输出的累加。
本发明采用的技术方案如下：一种基于FPGA实现的并联型重复控制系统，包括AD芯片、FPGA数字控制器、逆变电路和LC滤波电路，所述FPGA数字控制器包括用于与AD芯片连接的AD接口模块、PID控制模块、n个并联的分别控制特定次谐波的重复控制器模块以及用于累加重复控制器输出结果的累加模块，累加模块的输出端连接逆变电路，逆变电路输出端通过LC滤波电路与AD芯片连接；所述重复控制器模块包括重复信号发生器模块和补偿模块，所述重复信号发生器模块包括一闭环电路，其前向通道上设有传递函数Q(z)*z-N，传递函数的输出又反馈到闭环电路的输入端。
本发明利用FPGA设计并联型重复控制系统，可针对不同的谐波分别设计重复控制器，然后使调节作用累加，作用到中频电源的输出上，从而基本消除谐波，提高输出质量。AD接口模块负责与外部的AD芯片实时通讯，采样电源参数，并进行初步处理并保存，每个采样周期结束时，将采样数据输出到重复控制器模块。为方便数字化实现，本发明将原来的重复信号发生器模块内模结构进行改进，将Q(z)*z-N放到前向通道上，这样就可以去掉周期延迟模块，使结构更简单。
上述重复信号发生器模块中的Q(z)为低通滤波器，为设计简单化，可取一个略小于1的常数来代替，削弱积分作用，增加系统的稳定性和鲁棒性。这是因为当忽略Q(z)时，从内模可以看出，系统存在N个位于单位圆上的开环极点，使开环系统处于临界振荡状态，只要P(z)与实际稍有偏差，闭环系统就会发散，处于不稳定状态，因此，加入Q(z)环节后，削弱积分作用，换取稳定性，此处取Q(z)=0.96875。
所述补偿模块的组成为C(z)= Kr*zk*S(z)，其中Kr为重复控制增益，zk为超前环节，S(z)为一二阶低通滤波器。在此，取Kr<1，消除P(z)谐振峰值，用以保证稳定性，zk用于补偿C(z) 及P(z)引起的相位滞后，S(z)用来消除P(z)谐振峰值，增加前向通道的高频衰减能力，提高系统稳定性和抗干扰能力。
输出信号与给定信号的差值e(kt)送入重复信号发生器模块，重复信号发生器模块根据由外部扰动d(kt)引起的e(kt)进行计算，使其输出重现外部扰动，并送入补偿模块，补偿模块根据输入信号，给出合适的控制量，对由被控对象P(z)本身及C(z)对输出造成的幅值衰减和相位滞后进行补偿，输出直接作用到被控对象，从而消除误差，并使系统稳定。
本发明所述的累加模块为一加法器，用于将多个特定次谐波重复控制器的输出累加。
本发明对电源逆变电路实施重复控制，利用重复控制技术可以有效抑制控制环路前向通道上的扰动造成的输出波形的失真，极大减少谐波含量，提高输出波形质量；能根据实际情况，针对特定次谐波分别设计重复控制器，在不增加运行时间的前提下将多个重复控制器的控制效果累加；利用FPGA的高速性和并行操作的优势，可将重复控制算法应用到更高频率的电源领域。
附图说明
下面结合附图对本发明的实施方式进行详细描述：
图1是本发明的系统框图；
图2是并联型重复控制器的内模原理图；
图3是重复信号发生器模块的内模原理图；
图4是补偿模块FPGA实现原理框图；
图5是zk超前环节与                                                
Figure 833134DEST_PATH_IMAGE001
*在幅值及相位上的对比图；
图6是采用本发明的中频电源空载输出波形；
图7是采用本发明的中频电源满载输出波形；
图中，1、AD芯片，2、FPGA数字控制器，21、AD接口模块，22、PID控制模块，23、重复控制器模块，231、重复信号发生器模块，232、补偿模块，24、累加模块，3、逆变电路，4、LC滤波电路，5、加法器。
具体实施方式
     一种基于FPGA实现的并联型重复控制系统，如图1所示，包括AD芯片1、FPGA数字控制器2、逆变电路3和LC滤波电路4，所述FPGA数字控制器2包括AD接口模块21、PID控制模块22、n个并联的分别控制特定次谐波的重复控制器模块23以及用于累加重复控制器输出结果的累加模块24。AD接口模块21一端与外部的AD芯片1连接，用于与AD芯片实时通讯，采集电源参数，AD接口模块21另一端连接PID控制模块22和n个重复控制器模块23，PID控制模块22与n个重复控制器模块23的输出接累加模块24，通过累加模块累加输出结果，累加模块24的输出端连接逆变电路3，逆变电路3输出端通过LC滤波电路4与AD芯片1连接。
并联型重复控制系统的原理框图如图2所示，所述重复控制器模块23包括重复信号发生器模块231和补偿模块232，其中重复信号发生器模块231包括一闭环电路，其前向通道上设有传递函数Q(z)*z-N，传递函数的输出又反馈到闭环电路的输入端，其中Q(z)为低通滤波器，在此取Q(z)=0.96875，用于削弱积分作用，增加系统的稳定性和鲁棒性。所述补偿模块232的组成为C(z)= Kr*zk*S(z)，其中Kr为重复控制增益，Kr <1，消除P(z)谐振峰值，用以保证稳定性，zk为超前环节，用于补偿C(z) 及P(z)引起的相位滞后，S(z)为一二阶低通滤波器，用来消除P(z)谐振峰值，增加前向通道的高频衰减能力，提高系统稳定性和抗干扰能力。累加模块为一加法器，用于将多个特定次谐波重复控制器的输出累加。
本发明用FPGA的实现方法如下：
中央控制器采用ALTERA公司的CycloneIII系列FPGA，利用QUARTUS II开发环境和VHDL设计语言进行设计。利用VHDL设计语言分别设计各模块，其中AD接口模块21名称为AD_SAM，重复信号发生器模块231名称为REPEAT_SIGNAL_GEN，补偿模块232名称为COMPENSATE_MODEL，REPEAT_SIGNAL_GEN与COMPENSATE_MODEL结合组成重复控制器模块23，名称为REPEAT_CONTROLLOR，累加模块24名称为ADD_MODEL。AD接口模块21根据载波比M，设计采样频率fs，以频率fs对AD芯片进行采样，同时在FPGA内部开辟M个RAM空间，对采样的数据进行初步处理并保存。每个采样周期结束时，将采样数据输出到重复信号发生器模块231。重复信号发生器模块231同样开辟M个RAM空间，在kt时刻，根据输入的采样信号，与给定信号比较得到误差信号e(kt)，计算得到外部扰动模型在kt时刻的值，存入RAM(kt)同时将RAM(kt+nt)中的值送到补偿模块，即提前n节拍送出，其中n节拍用来补偿由于被控对象及补偿模块引起的相位滞后，这个值事先通过仿真已经确定，代替了C(z)中的zk环节。其算术表达式为：   
Figure 336424DEST_PATH_IMAGE004
            
 其中
Figure 640367DEST_PATH_IMAGE005
为重复信号发生器模块上个周期对应kt时刻的输出值。
补偿模块232主要为二阶低通滤波器的设计，根据MATLAB仿真，确定二阶低通滤波器的模型后，将其在采样频率fs下离散化，其离散域表达式为
Figure 915490DEST_PATH_IMAGE006
，同时将设为小于1的数，经过反复调试确定其最佳值。补偿模块232根据输入值实时计算，实时输出合适的控制量，作用到被控系统，对输出进行实时调整，其FPGA实现原理如图4所示。
下面结合一在60kVA中频电源系统的具体应用实例来说明本发明在中频电源领域的使用方法：
在该系统中，取LC滤波电路中的 L=20uH，C=500uF，输出频率为400Hz，采样频率为20KHz，M=50，LC离散化模型为：
Figure 707177DEST_PATH_IMAGE008
系统谐振频率为
Figure 436098DEST_PATH_IMAGE009
，主要抑制5次谐波，因此补偿模块应在处有足够大的幅值衰减，S(z)的截止频率设置为15000
Figure 75207DEST_PATH_IMAGE011
，可得：
Figure 846854DEST_PATH_IMAGE012
而
Figure 797493DEST_PATH_IMAGE013
，将C(z)转换成差分方程为：
Figure 493047DEST_PATH_IMAGE014
令
Figure 845531DEST_PATH_IMAGE015
环节超前4节拍，即n=4，利用MATLAB仿真如图5所示，由相频特性可以看出，在低频段，
Figure 850396DEST_PATH_IMAGE016
相位与
Figure 288331DEST_PATH_IMAGE001
*的相位基本重合，谐波得到抑制，虽然在高频区两者相位重合度很差，但是由于二阶低通滤波器对高频进行了快速衰减，因此不会影响到系统稳定性。
该系统在空载时的波形如图6所示，波形失真度THD=1.15%，其中五次谐波含量小于0.88%；
带满载时的波形如图7所示，，波形失真度THD≤0.75%，其中五次谐波含量小于0.53%；从图中可以看出电源稳态时的波形失真度较小，满足设计要求。
如若想抑制3次谐波，可根据上述步骤，设计3次重复控制器，然后将3次、5次重复控制器的输出累加即可。

Claims (4)

1.一种基于FPGA实现的并联型重复控制系统，其特征在于：包括AD芯片（1）、FPGA数字控制器（2）、逆变电路（3）和LC滤波电路（4），所述FPGA数字控制器（2）包括用于与AD芯片（1）连接的AD接口模块（21）、PID控制模块（22）、n个并联的分别控制特定次谐波的重复控制器模块（23）以及用于累加重复控制器输出结果的累加模块（24），累加模块（24）的输出端连接逆变电路（3），逆变电路（3）输出端通过LC滤波电路（4）与AD芯片（1）连接；所述重复控制器模块（23）包括重复信号发生器模块（231）和补偿模块（232），所述重复信号发生器模块（231）包括一闭环电路，其前向通道上设有传递函数Q(z)*z-N，传递函数的输出又反馈到闭环电路的输入端。
2.根据权利要求1所述的基于FPGA实现的并联型重复控制系统，其特征在于：所述Q(z)为低通滤波器，用于削弱积分作用。
3.根据权利要求1所述的基于FPGA实现的并联型重复控制系统，其特征在于：所述补偿模块（232）的组成为C(z)=Kr*zk*S(z)，其中Kr为重复控制增益，zk为超前环节，S(z)为一二阶低通滤波器。
4.根据权利要求1所述的基于FPGA实现的并联型重复控制系统，其特征在于：所述累加模块（24）为一加法器（5）。
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