CN102569649A - 具有阻变器件的半导体器件 - Google Patents

具有阻变器件的半导体器件 Download PDF

Info

Publication number
CN102569649A
CN102569649A CN2011104139503A CN201110413950A CN102569649A CN 102569649 A CN102569649 A CN 102569649A CN 2011104139503 A CN2011104139503 A CN 2011104139503A CN 201110413950 A CN201110413950 A CN 201110413950A CN 102569649 A CN102569649 A CN 102569649A
Authority
CN
China
Prior art keywords
word line
layer
memory cells
storage unit
bit line
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Granted
Application number
CN2011104139503A
Other languages
English (en)
Other versions
CN102569649B (zh
Inventor
白承范
具滋春
李泳昊
金珍赫
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
SK Hynix Inc
Original Assignee
Hynix Semiconductor Inc
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Hynix Semiconductor Inc filed Critical Hynix Semiconductor Inc
Publication of CN102569649A publication Critical patent/CN102569649A/zh
Application granted granted Critical
Publication of CN102569649B publication Critical patent/CN102569649B/zh
Active legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Images

Classifications

    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B63/00—Resistance change memory devices, e.g. resistive RAM [ReRAM] devices
    • H10B63/80—Arrangements comprising multiple bistable or multi-stable switching components of the same type on a plane parallel to the substrate, e.g. cross-point arrays
    • H10B63/84—Arrangements comprising multiple bistable or multi-stable switching components of the same type on a plane parallel to the substrate, e.g. cross-point arrays arranged in a direction perpendicular to the substrate, e.g. 3D cell arrays
    • H10B63/845—Arrangements comprising multiple bistable or multi-stable switching components of the same type on a plane parallel to the substrate, e.g. cross-point arrays arranged in a direction perpendicular to the substrate, e.g. 3D cell arrays the switching components being connected to a common vertical conductor
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B63/00—Resistance change memory devices, e.g. resistive RAM [ReRAM] devices
    • H10B63/20—Resistance change memory devices, e.g. resistive RAM [ReRAM] devices comprising selection components having two electrodes, e.g. diodes
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10N—ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10N70/00—Solid-state devices having no potential barriers, and specially adapted for rectifying, amplifying, oscillating or switching
    • H10N70/20—Multistable switching devices, e.g. memristors
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10N—ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10N70/00—Solid-state devices having no potential barriers, and specially adapted for rectifying, amplifying, oscillating or switching
    • H10N70/20—Multistable switching devices, e.g. memristors
    • H10N70/231—Multistable switching devices, e.g. memristors based on solid-state phase change, e.g. between amorphous and crystalline phases, Ovshinsky effect
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10N—ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10N70/00—Solid-state devices having no potential barriers, and specially adapted for rectifying, amplifying, oscillating or switching
    • H10N70/801—Constructional details of multistable switching devices
    • H10N70/821—Device geometry
    • H10N70/823—Device geometry adapted for essentially horizontal current flow, e.g. bridge type devices
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10N—ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10N70/00—Solid-state devices having no potential barriers, and specially adapted for rectifying, amplifying, oscillating or switching
    • H10N70/801—Constructional details of multistable switching devices
    • H10N70/881—Switching materials
    • H10N70/882—Compounds of sulfur, selenium or tellurium, e.g. chalcogenides
    • H10N70/8828—Tellurides, e.g. GeSbTe
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10N—ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10N70/00—Solid-state devices having no potential barriers, and specially adapted for rectifying, amplifying, oscillating or switching
    • H10N70/801—Constructional details of multistable switching devices
    • H10N70/881—Switching materials
    • H10N70/883—Oxides or nitrides
    • H10N70/8833—Binary metal oxides, e.g. TaOx

Landscapes

  • Semiconductor Memories (AREA)

Abstract

本发明公开了一种半导体存储器件，半导体存储器件包括：多个字线，所述多个字线垂直地形成在半导体衬底的表面上，其中，所述多个字线中的每一对字线形成字线组；位线，所述位线被形成为平行于半导体衬底的表面，并且在构成一个字线组的每一对字线之间层叠有多个所述位线；以及单位存储器单元，所述单位存储器单元被设置在各个位线与字线组中的一个字线组的一对字线中的相邻的一个字线之间。

Description

具有阻变器件的半导体器件
相关申请的交叉引用
本申请要求2010年12月15日在韩国专利局提交的申请号为10-2010-0128007的韩国专利申请的优先权，本文通过引用包括该申请的全部内容。
技术领域
本发明的示例性实施例涉及一种半导体存储器件，更具体而言涉及一种具有阻变元件的半导体存储器件。
背景技术
随着移动通信和数字储存技术的飞速发展，现有的基于电子电荷控制的器件将达到它们的性能极限。因此，正在开发不同类型的存储器件来克服现有的电子电荷器件的性能极限。例如，正在开发具有大容量、超高速度、超低功率的下一代存储器件来满足对先进的移动通信和数字储存设备的需求。
更具体而言，正在开发采用阻变元件作为存储介质的阻变式存储器，例如相变存储器件。相变储存器件通常使用相变材料作为阻变介质，其中，相变材料响应于热量而在结晶态与非晶态之间切换。作为相变材料，可以使用基于硫属元素化物(GST)的材料，所述基于硫属元素化物(GST)的材料为锗(Ge)、锑(Sb)和碲(Te)的化合物。
用于向相交材料提供热量的来源可以是电流，其中，施加给相变材料的热量的量取决于所提供的电流的强度和提供电流的时间。相变材料具有根据其结晶状态而变化的电阻，以便通过不同状态间的电阻差来确定逻辑信息。
在开发相变储存器件时，增加存储器件的集成度和面积是有用的。然而，由于与使用光源有关的技术限制，难以降低最小特征尺寸。
发明内容
根据本发明的一个示例性实施例的一个方面，一种半导体存储器件包括：多个字线，所述多个字线被垂直地形成在半导体衬底的表面上，其中，所述多个字线中的每一对字线形成字线组并且将一对字线配置为一组；多个位线，所述多个位线被形成为平行于半导体衬底的表面，其中，位线以一个层叠在另一个之上的形式被层叠在一个字线组中的一对字线之间；以及单位存储器单元，所述单位存储器单元设置在各个位线与所述一个字线组的一对字线中的相邻的一个字线之间。
根据另一个示例性实施例的另一个方面，一种半导体存储器件包括：一对字线，所述一对字线垂直地形成在半导体衬底的表面上并延伸；多个位线，所述多个位线被设置成平行于半导体衬底的表面，其中，所述位线彼此等间距间隔开并且以一个层叠在另一个上的形式层叠，且以恒定的间距层叠在所述一对字线之间；第一单位存储器单元，所述第一单位存储器单元被形成在各个位线与所述一对字线中的一个字线之间；以及第二单位存储器单元，所述第二单位存储器单元被形成在各个位线与所述一对字线中的另一个字线之间。第一单位存储器单元和第二单位存储器单元沿着与半导体衬底的表面平行的方向延伸形成，且垂直于各个位线。
根据另一个示例性实施例的另一个方面，一种半导体存储器件包括：三个字线，所述三个字线垂直地形成在半导体衬底的表面上并延伸，并且以等间距间隔开；多个位线，所述多个位线被设置成平行于半导体衬底的表面，其中，所述位线以等间距间隔开并且被设置在一对字线之间，并且以一个层叠在另一个之上的形式层叠在所述字线中的各个一对字线之间的间隔中；第一单位存储器单元，所述第一单位存储器单元被形成在各个位线与所述字线中的相应的一个字线之间；以及第二单位存储器单元，所述第二单位存储器单元被形成在各个位线与其它字线中的另一个字线之间。第一单位存储器单元和第二单位存储器单元沿着平行于半导体衬底表面的方向延伸形成，并垂直于各个位线。第一单位存储器单元和第二单位存储器单元中的每个都包括与各个位线电连接的开关器件和与各个字线电连接的阻变器件层。
在下面标题为“具体实施方式”的部分中对这些以及其它的特征、方面和实施例进行描述。
附图说明
结合附图从以下详细描述中将更清楚地理解本发明主题的上述以及其它方面、特征和其它优点，其中；
图1是说明根据一个示例性实施例的半导体存储器件的立体图；
图2是说明图1的单位存储器单元的放大的立体图；
图3A至图3D是说明根据一个示例性实施例的半导体存储器件的制造方法的俯视图；
图4A至图4D是说明根据一个示例性实施例的半导体存储器件的制造方法的截面图；
图5是根据另一个示例性实施例的半导体存储器件的立体图；
图6是图5的半导体存储器件的俯视图；
图7和图8是说明根据另一个示例性实施例的半导体存储器件的截面图；
图9是说明根据又一个示例性实施例的半导体存储器件的立体图；
图10是说明根据又一个示例性实施例的半导体存储器件的俯视图；
图11是说明根据又一个示例性实施例的半导体存储器件的截面图；
图12是说明根据又一个示例性实施例的半导体存储器件的立体图；
图13是说明根据图12的半导体存储器件的俯视图；和
图14是说明根据图12的半导体存储器件的截面图。
具体实施方式
本文参照截面图描述示例性实施例，所述截面图是示例性实施例(以及中间结构)的示意图。如此，可以预见到例如由制造技术和/或公差引起的图示形状的变化。因此，示例性实施例不应解释为限于本文所图示的具体区域形状，而是可以包括例如因制造引起的形状偏差。在图中，为了清楚的目的，可能对层和区域的长度和尺寸进行了夸大。相同的附图标记在附图中表示相同的元件。还应当理解，当提及一层在另一层“上”或在衬底“上”时，它可以直接在另一层上或者在衬底上，或者也可以存在中层间。
图1是根据一个示例性实施例的半导体存储器件的立体图，图2是表示每层的单位存储器单元结构的立体图。
参照图1，半导体存储器件包括多个字线170，所述多个字线170沿着与半导体衬底(未示出)的表面垂直的方向延伸，并且被设置成以字线组的形式配置。根据一个实例，一个字线“组”包括相邻且彼此平行的一对字线。根据一个实例，字线组可以形成其中将要形成有存储器单元的行。
多个位线121、123、125和127被设置在构成组的一对字线170之间，并且沿着平行于半导体衬底表面的方向延伸。设置在一组(即一对)字线170之间的多个位线121、123、125和127可以重叠在所述组的所述一对字线之间的相同位置处，但是所述多个位线121、123、125和127通过在其间插入绝缘层而彼此电绝缘。构成组的每一对字线170可以沿着位线121、123、125和127延伸的方向彼此之间以恒定的间距连续地布置。
多个单位存储器单元mc被形成在一对字线170之间，并且位线121、123、125和127被层叠在所述一对字线170之间。
参照图2，单位存储器单元mc被分别形成在位线121与一对字线170之间。这里，两个单位存储器单元mc被形成为共用一个位线121。单位存储器单元mc可以被设置在第一层上(在基底绝缘层上)。单位存储器单元mc包括第一开关层120a、第二开关层150a和阻变器件层165a。第一开关层120a被形成为使第一开关层120a的一侧与位线121接触。根据一个实例，第一开关层120a可以包括具有第一导电性的多晶硅层。在此，当位线121由金属材料形成时，第一开关层120a与位线121之间的肖特基结形成肖特基二极管。
第二开关层150a被形成为与第一开关层120a的侧壁和阻变器件层165a接触，其中，阻变器件层165a又在第二开关层150a的侧壁与相邻的字线170之间形成阻变元件。与多个位线类似，多个单位存储器单元mc可以重叠在一对字线170之间的相同位置处。
根据一个示例性实施例，可以形成一种半导体存储器件，在所述半导体存储器件中，字线沿着与半导体衬底的表面垂直的方向延伸，并且位线和单位存储器单元被设置成与半导体衬底的表面平行并且沿着字线延伸的方向(即，垂直于半导体衬底表面的方向)形成层叠结构。由于可以通过控制指定面积内所层叠的层的数量来调整存储器单元的集成密度，因此能够容易地控制存储器单元的集成度。
下面，将参照图3A至图3D以及图4A至图4D描述制造半导体存储器件的方法。
图3A至图3D是说明制造根据一个示例性实施例的半导体存储器件的方法的俯视图。图4A至图4D是说明制造根据一个示例性实施例的半导体存储器件的方法的截面图。
参照图3A和图4A，在半导体衬底110上形成基底绝缘层115，并且在基底绝缘层115上形成线形的第一开关层120a。此时，可以以多个条带图案(未示出)的形式形成第一开关层120a，并且以多个条带图案形式形成的第一开关层120a可以互相平行。另外，第一开关层120a例如可以是包含第一导电性杂质的多晶硅层。
在基底绝缘层115上设置多个第一位线121并且所述多个第一位线121与第一开关层120a交叉。所述多个第一位线121可以相互平行，由金属材料形成，并被形成为掩埋在第一开关层120a中的结构。这里，第一开关层120a的上表面和第一位线121的上表面可以被设置在同一平面上。据此，形成与第一位线121交叉的第一开关层120a。
参照图3B和图4B，在形成了具有第一位线121的第一开关层120a的半导体衬底110上顺序地层叠第一层间绝缘层130、具有第二位线123的第一开关层120b、第二层间绝缘层132、具有第三位线125的第一开关层120c、第三层间绝缘层134、具有第四位线127的第一开关层120d以及第四层间绝缘层136。
层叠的第一开关层120b、120c和120d具有与第一开关层120a相同的结构并且一个第一开关层层叠在另一个第一开关层之上。据此，可以将第一位线至第四位线121、123、125和127形成为相互重叠在一组字线之间的相同位置处，并且通过各个层间绝缘层130、132、134和136而彼此分隔开。
参照图3C和图4C，将层叠结构图案化以形成多个柱结构(例如，图4D中的140)，使得被层叠的第一位线至第四位线121、123、125和127通过各个层间绝缘层130、132、134和136而电分隔开。柱结构140在垂直于衬底110的平面的方向上彼此之间具有恒定的间距，其中，支撑图案145、第一开关层120a、120b、120c和120d、以及层间绝缘层130、132、134和136可以保留在柱结构140之间。
每个柱结构140可以包括层叠的第一位线至第四位线121、123、125和127，保留在第一位线至第四位线121、123、125和127两侧的第一开关层120a、120b、120c和120d，以及设置在第一位线至第四位线121、123、125和127上方和下方的层间绝缘层130、132、134和136。这里，将第一开关层120a、120b、120c和120d凹陷，使得第一开关层120a、120b、120c和120d从层间绝缘层130、132、134和136的侧壁向内布置。可以经由过刻蚀工艺来执行凹陷工艺。另外，在第一开关层120a、120b、120c和120d的外侧壁上形成第二开关层150a、150b、150c和150d。第二开关层150a、150b、150c和150d可以由具有第二导电类型的多晶硅层形成，其中，第二导电类型与用于形成第一开关层120a、120b、120c和120d的第一多晶硅层的第一导电类型相反。与此同时，第二开关层150a、150b、150c和150d也可以被形成为从构成柱结构140的层间绝缘层130、132、134和136的侧壁向内布置。这里，附图标记152表示层间绝缘层130、132、134和136之间的间隔(以下，称为第一间隔)。附图标记155表示柱结构140与支撑图案145之间的间隔(以下，称为第二间隔)。
参照图3D和图4D，形成掩埋在各层的第一间隔152内的阻变器件层165a、165b、165c和165d。阻变器件层165a、165b、165c和165d可以包括电阻随着施加的电压或者电流变化的材料层。根据一个实例，阻变器件层165a、165b、165c和165d可以由硫属元素化物(GST)材料或者TiO2材料形成。然而，本发明的构思并不限于此，任何电阻可变的材料都可以用作阻变器件层。在被支撑图案145分隔的第二间隔155中掩埋导电层(例如：金属材料层)以形成字线170。
字线170与多个阻变器件层165a、165b、165c和165d接触，并且用于执行存储器操作。
在半导体存储器件中，当形成图3C和图4C中的第一间隔152和第二间隔155时，可以不形成支撑图案145。在这种情况下，如图5至图8所示，图7中的第二间隔155a具有比图4C中的第二间隔155窄的宽度。在柱结构140之间的第二间隔155a中掩埋金属材料以形成字线170a。在图5至图8所示的示例性实施例的半导体存储器件中，使用三个字线形成两个字线组，其中三个字线中的中间的字线被两个字线组共用。
在本实施例中，在器件的尺寸方面，每两个字线组缩小了一个字线节距，如此能够进一步提高集成密度。
另外，在本实施例中，字线沿着行方向和列方向排列，从而即使针对一行仅选择一个字线并且如上所述两个字线组共用一个字线，依然可以执行存储器操作。
虽然上述示例性实施例示出的是位线121、123、125和127以掩埋的形式形成，但是位线121、123、125和127可以替代地被设置在第一开关层120a’、120b’、120c’和120d’之下，如图9至图11所示。
在这种情况下，形成位线121，然后掩埋绝缘层(未示出)。然后，可以重复执行在掩埋的绝缘层和位线(如121)上形成第一开关层(如120a’)以及形成层间绝缘层(如130)以形成层叠结构。在形成所述结构之后，执行如上所述的形成第一间隔和第二间隔(未示出)的工艺。
在第一间隔中形成阻变器件层165a、165b、165c和165d，并且在第二间隔中形成字线170b。在本实施例中，虽然示出了字线被共用，但是可以如上述那样以具有支撑图案(如145)的形式形成字线。
在一种示例性半导体存储器件中，在构成一个字线组的一对字线170之间，相对置的单位存储器单元mc包括：第一开关层120a’、120b’、120c’和120d’；设置在第一开关层120a’、120b’、120c’和120d’的每个侧壁上的第二开关层150a、150b、150c和150d；以及形成在第二开关层150a、150b、150c和150d的外侧壁与字线170b之间的阻变器件层165a、165b、165c和165d。另外，位线121、位线123、位线125和位线127分别与第一开关层120a’、120b’、120c’和120d’的下部接触，以控制单位存储器单元。也就是说，单位存储器单元mc具有相对于第一开关层120a’、120b’、120c’和120d’的对称结构，并且，根据第一开关层120a’、120b’、120c’和120d’的任一侧的两个字线170b中的选中的字线的驱动，将数据储存在与相应的字线170b接触的阻变器件层165a、165b、165c和165d中。
另外，参照图12至图14，阻变器件材料可以完全地填满在其它实施例中可以形成有字线170a的第二间隔。阻变器件材料可以形成初级字线167，并且在各个初级字线167上形成由金属形成的用于电传导的金属字线171。
如上所述，根据示例性实施例，字线被形成为垂直于衬底表面，在构成一个字线组的一对字线之间形成平行于衬底表面的多个位线，并且在各个位线与相邻的一个字线之间形成单位存储器单元。
根据示例性实施例，单位存储器单元的尺寸由构成单元存储器单元的第一开关层和第二开关层以及阻变器件层的厚度决定，从而能够容易地控制单位存储器单元的尺寸(接触面积)。
另外，可以在构成一个字线组的一对字线之间层间叠单位存储器单元，从而能够在限定的空间内显著地提高集成度。
虽然已经在上文中描述了具体的实施例，但是应当理解，描述的实施例仅是示例性的。因此，不应当基于所描述的实施例来限定本文描述的器件和方法。而是，应当仅根据与以上说明书和附图相结合的所附权利要求来限定本文描述的器件和方法。

Claims (20)

1.一种半导体存储器件，包括：
多个字线，所述多个字线垂直地形成在半导体衬底的表面上，其中，所述多个字线中的每一对字线形成字线组；
多个位线，所述多个位线被形成为平行于所述半导体衬底的所述表面，其中，所述位线以一个层叠在另一个之上的形式层叠在所述字线组中的一个字线组的一对字线之间；以及
单位存储器单元，所述单位存储器单元被设置在所述位线中的各个位线与所述一个字线组的所述一对字线中的相邻的一个字线之间。
2.如权利要求1所述的半导体存储器件，其中，所述单位存储器单元每个都包括：
第一开关层，所述第一开关层被形成为与各个所述位线接触；
第二开关层，所述第二开关层被形成在所述第一开关层的外侧壁上；以及
阻变器件层，所述阻变器件层被形成在所述第二开关层与相应的字线之间。
3.如权利要求2所述的半导体存储器件，其中，所述第一开关层是具有第一导电性的多晶硅层。
4.如权利要求3所述的半导体存储器件，其中，所述第二开关层是具有与所述第一导电性相反的第二导电性的多晶硅层。
5.如权利要求2所述的半导体存储器件，其中，所述阻变器件层包含电阻根据施加的电流或电压而变化的材料。
6.如权利要求2所述的半导体存储器件，其中，所述第一开关层被设置在所述相应的位线的侧壁上。
7.如权利要求2所述的半导体存储器件，其中，所述第二开关层被设置在各个所述位线之上。
8.如权利要求1所述的半导体存储器件，其中，所述多个字线彼此电绝缘。
9.如权利要求1所述的半导体存储器件，其中，层叠的所述位线通过绝缘层而彼此绝缘。
10.如权利要求1所述的半导体存储器件，其中，两个字线组中的字线被配置成共用一个字线，使得两个字线组中的字线数为3。
11.如权利要求1所述的半导体存储器件，其中，所述字线由金属材料形成。
12.如权利要求1所述的半导体存储器件，其中，所述字线每个都包括：
阻变器件图案，所述阻变器件图案垂直于所述半导体衬底的所述表面延伸；和
金属图案，所述金属图案形成在所述阻变器件图案上。
13.如权利要求1所述的半导体存储器件，其中，所述单位存储器单元包括一对存储器单元，所述一对存储器单元被设置在所述位线中的各个位线的两侧，并且各个位线被设置在所述一个字线组的所述一对字线之间。
14.如权利要求1所述的半导体存储器件，其中，所述字线组中的一个字线组的字线通过支撑图案与所述字线组中的另一个字线组的字线分隔开。
15.一种半导体存储器件，包括：
一对字线，所述一对字线垂直地形成在半导体衬底的表面上；
多个位线，所述多个位线被设置成平行于所述半导体衬底的所述表面，其中，所述位线彼此等间距间隔开并且以一个层叠在另一个上的形式层叠在所述一对字线之间；
第一单位存储器单元，所述第一单位存储器单元被形成在各个位线与所述一对字线中的一个字线之间；
第二单位存储器单元，所述第二单位存储器单元被形成在各个位线与所述一对字线中的另一个字线之间，
其中，所述第一单位存储器单元和所述第二单位存储器单元以平行于所述半导体衬底的所述表面且垂直于所述各个位线的方式延伸。
16.如权利要求15所述的半导体存储器件，其中，所述第一单位存储器单元和所述第二单位存储器单元中的至少一个包括：
第一开关层，所述第一开关层被形成为与各个所述位线接触；
第二开关层，所述第二开关层被设置在所述第一开关层的外侧壁上；以及
阻变器件层，所述阻变器件层被形成在所述第二开关层的外侧壁与相邻的字线之间。
17.如权利要求16所述的半导体存储器件，其中，所述第一开关层被设置在各个所述位线的一个侧壁上。
18.如权利要求16所述的半导体存储器件，其中，所述第一开关层被形成为与各个所述位线的底部接触。
19.一种半导体存储器件，包括：
三个字线，所述三个字线垂直地形成在半导体衬底的表面上且等间距间隔开；
多个位线，所述多个位线被设置成平行于所述半导体衬底的所述表面，其中，所述位线彼此等间距间隔开，且被设置在所述字线中的一对字线之间，并且以一个层叠在另一个之上的形式层叠在所述字线中的各个一对字线之间；
第一单位存储器单元，所述第一单位存储器单元被形成在各个位线与所述字线中的相应的一个字线之间；以及
第二单位存储器单元，所述第二单位存储器单元被形成在各个位线与所述字线中的另一个字线之间，
其中，所述第一单位存储器单元和第二单位存储器单元以平行于所述半导体衬底的所述表面且垂直于各个位线的方式延伸，并且
所述第一单位存储器单元和所述第二单位存储器单元中的每个都包括与各个位线电连接的开关器件和与各个字线电连接的阻变器件层。
20.如权利要求19所述的半导体存储器件，其中，所述开关器件包括：
第一开关层，所述第一开关层与各个位线电连接并且由具有第一导电类型的多晶硅层形成；以及
第二开关层，所述第二开关层与所述第一开关层接触并且由具有与所述第一导电类型相反的第二导电类型的多晶硅层形成。
CN201110413950.3A 2010-12-15 2011-12-13 具有阻变器件的半导体器件 Active CN102569649B (zh)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
KR1020100128007A KR101171256B1 (ko) 2010-12-15 2010-12-15 저항 소자를 구비하는 반도체 메모리 장치
KR10-2010-0128007 2010-12-15

Publications (2)

Publication Number Publication Date
CN102569649A true CN102569649A (zh) 2012-07-11
CN102569649B CN102569649B (zh) 2015-02-11

Family

ID=46233187

Family Applications (1)

Application Number Title Priority Date Filing Date
CN201110413950.3A Active CN102569649B (zh) 2010-12-15 2011-12-13 具有阻变器件的半导体器件

Country Status (3)

Country Link
US (1) US8344346B2 (zh)
KR (1) KR101171256B1 (zh)
CN (1) CN102569649B (zh)

Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN105551519A (zh) * 2014-10-28 2016-05-04 三星电子株式会社 存储设备、存储系统以及操作存储设备的方法
CN113113384A (zh) * 2021-03-18 2021-07-13 长鑫存储技术有限公司 半导体结构及半导体结构的制作方法

Families Citing this family (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
EP2887396B1 (en) 2013-12-20 2017-03-08 Imec Three-dimensional resistive memory array
US9312002B2 (en) 2014-04-04 2016-04-12 Sandisk Technologies Inc. Methods for programming ReRAM devices
US9876055B1 (en) * 2016-12-02 2018-01-23 Macronix International Co., Ltd. Three-dimensional semiconductor device and method for forming the same

Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN101840995A (zh) * 2009-01-13 2010-09-22 三星电子株式会社 电阻型随机存取存储器及其制造方法
US20100238704A1 (en) * 2009-03-23 2010-09-23 Kabushiki Kaisha Toshiba Semiconductor memory device, method of manufacturing the same, and method of screening the same
US20100259960A1 (en) * 2009-04-08 2010-10-14 George Samachisa Three-Dimensional Array of Re-Programmable Non-Volatile Memory Elements Having Vertical Bit Lines
US20100288995A1 (en) * 2009-05-14 2010-11-18 Yoshio Ozawa Semiconductor memory device and method of manufacturing the same

Family Cites Families (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
DE10149737A1 (de) 2001-10-09 2003-04-24 Infineon Technologies Ag Halbleiterspeicher mit sich kreuzenden Wort- und Bitleitungen, an denen magnetoresistive Speicherzellen angeordnet sind
KR20040041337A (ko) 2002-11-11 2004-05-17 삼성전자주식회사 새로운 구조 및 동작 방식을 갖는 자기 메모리 및 그 제조방법
US20060249753A1 (en) * 2005-05-09 2006-11-09 Matrix Semiconductor, Inc. High-density nonvolatile memory array fabricated at low temperature comprising semiconductor diodes
KR100827697B1 (ko) 2006-11-10 2008-05-07 삼성전자주식회사 3차원 구조를 가지는 반도체 메모리 장치 및 셀 어레이구조
KR20090015226A (ko) 2007-08-08 2009-02-12 주식회사 하이닉스반도체 반도체 메모리 장치

Patent Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN101840995A (zh) * 2009-01-13 2010-09-22 三星电子株式会社 电阻型随机存取存储器及其制造方法
US20100238704A1 (en) * 2009-03-23 2010-09-23 Kabushiki Kaisha Toshiba Semiconductor memory device, method of manufacturing the same, and method of screening the same
US20100259960A1 (en) * 2009-04-08 2010-10-14 George Samachisa Three-Dimensional Array of Re-Programmable Non-Volatile Memory Elements Having Vertical Bit Lines
US20100288995A1 (en) * 2009-05-14 2010-11-18 Yoshio Ozawa Semiconductor memory device and method of manufacturing the same

Cited By (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN105551519A (zh) * 2014-10-28 2016-05-04 三星电子株式会社 存储设备、存储系统以及操作存储设备的方法
CN105551519B (zh) * 2014-10-28 2019-03-22 三星电子株式会社 存储设备、存储系统以及操作存储设备的方法
CN113113384A (zh) * 2021-03-18 2021-07-13 长鑫存储技术有限公司 半导体结构及半导体结构的制作方法
CN113113384B (zh) * 2021-03-18 2022-04-01 长鑫存储技术有限公司 半导体结构及半导体结构的制作方法

Also Published As

Publication number Publication date
KR101171256B1 (ko) 2012-08-07
US20120153247A1 (en) 2012-06-21
CN102569649B (zh) 2015-02-11
KR20120066755A (ko) 2012-06-25
US8344346B2 (en) 2013-01-01

Similar Documents

Publication Publication Date Title
US10580976B2 (en) Three-dimensional phase change memory device having a laterally constricted element and method of making the same
US10381411B2 (en) Three-dimensional memory device containing conformal wrap around phase change material and method of manufacturing the same
US8525298B2 (en) Phase change memory device having 3 dimensional stack structure and fabrication method thereof
CN105027312B (zh) 具有沟槽形底部电极的电阻式存储器单元
TWI520272B (zh) 三維記憶體陣列架構
US8283711B2 (en) Non-volatile memory devices having data storage layer
TW201735270A (zh) 半導體記憶體裝置及其製造方法
US9871078B2 (en) Memory arrays and methods of forming memory arrays
CN102569649B (zh) 具有阻变器件的半导体器件
US10056431B2 (en) Variable resistance memory device
CN109698271B (zh) 可变电阻存储器件及其制造方法
KR102546686B1 (ko) 가변 저항 메모리 장치
KR102578801B1 (ko) 가변 저항 메모리 장치
US8791443B2 (en) High density variable resistive memory and method of fabricating the same
US20200381619A1 (en) Semiconductor device
CN101981720B (zh) 垂直相变存储单元
US20200066978A1 (en) Variable resistance memory device
US11011581B2 (en) Multi-level loop cut process for a three-dimensional memory device using pitch-doubled metal lines
US10700127B2 (en) Semiconductor memory device
KR102649371B1 (ko) 가변 저항 메모리 장치
JP2013058581A (ja) 相変化メモリ及びその製造方法

Legal Events

Date Code Title Description
C06 Publication
PB01 Publication
C10 Entry into substantive examination
SE01 Entry into force of request for substantive examination
C14 Grant of patent or utility model
GR01 Patent grant