CN102544010A

CN102544010A - 双层隔离三维阵列式半导体纳米线mosfet

Info

Publication number: CN102544010A
Application number: CN2012100487687A
Authority: CN
Inventors: 黄晓橹
Original assignee: Shanghai Huali Microelectronics Corp
Current assignee: Shanghai Huali Microelectronics Corp
Priority date: 2012-02-28
Filing date: 2012-02-28
Publication date: 2012-07-04
Anticipated expiration: 2032-02-28
Also published as: CN102544010B

Abstract

一种双层隔离三维阵列式半导体纳米线MOSFET，包括：半导体衬底；第一半导体纳米线MOSFET，进一步包括第一半导体纳米线阵列以及第一栅氧化层；第二半导体纳米线MOSFET，进一步包括第二半导体纳米线阵列以及第二栅氧化层；隔离介质层，设置在所述第一半导体纳米线MOSFET与所述第二半导体纳米线MOSFET之间；埋氧层，设置在所述第一半导体纳米线MOSFET与所述半导体衬底之间。本发明双层隔离三维阵列式半导体纳米线MOSFET的第一半导体纳米线MOSFET与第二半导体纳米线MOSFET通过隔离介质层间隔，可以完全独立的进行工艺调试，且器件集成度高。同时，本发明采用第一半导体纳米线MOSFET和第二半导体纳米线MOSFET均具有三维阵列式的半导体纳米线的结构设计进一步改善场效应晶体管的电学性能，并适用于前沿纳米器件技术领域。

Description

双层隔离三维阵列式半导体纳米线MOSFET

技术领域

本发明涉及半导体场效应晶体管技术领域，尤其涉及一种双层隔离三维阵列式半导体纳米线MOSFET。

背景技术

通过缩小晶体管的尺寸来提高芯片的工作速度和集成度、减小芯片功耗密度一直是微电子工业发展所追求的目标。在过去的四十年里，微电子工业发展一直遵循着摩尔定律。当前，场效应晶体管的物理栅长已接近20nm，栅介质也仅有几个氧原子层厚，通过缩小传统场效应晶体管的尺寸来提高性能已面临一些困难，这主要是因为小尺寸下短沟道效应和栅极漏电流使晶体管的开关性能变坏。

纳米线场效应晶体管(NWFET，Nanowire MOSFET)有望解决这一问题。一方面，小的沟道厚度和宽度使NWFET的栅极更接近于沟道的各个部分，有助于晶体管栅极调制能力的增强，而且它们大多采用围栅结构，栅极从多个方向对沟道进行调制，能够进一步增强调制能力，改善亚阈值特性。因此，NWFET可以很好地抑制短沟道效应，使晶体管尺寸得以进一步缩小。另一方面，NWFET利用自身的细沟道和围栅结构改善栅极调制力和抑制短沟道效应，缓解了减薄栅介质厚度的要求，有望减小栅极漏电流。此外，纳米线沟道可以不掺杂，减少了沟道内杂质离散分布和库仑散射。对于一维纳米线沟道，由于量子限制效应，沟道内载流子远离表面分布，故载流子输运受表面散射和沟道横向电场影响小，可以获得较高的迁移率。基于以上优势，NWFET越来越受到科研人员的关注。由于Si材料和工艺在半导体工业中占有主流地位，与其他材料相比，硅纳米线场效应晶体管(SiNWFET)的制作更容易与当前工艺兼容。

NWFET的关键工艺是纳米线的制作，可分为自上而下和自下而上两种工艺路线。对于Si纳米线的制作，前者主要利用光刻(光学光刻或电子束光刻)和刻蚀(ICP、RIE刻蚀或湿法腐蚀)工艺，后者主要基于金属催化的气-液-固(VLS)生长机制，生长过程中以催化剂颗粒作为成核点。目前，自下而上的工艺路线制备的硅纳米线由于其随机性而不太适合SiNWFET的制备，因此目前的硅纳米线场效应晶体管中的SiNW主要是通过自上而下的工艺路线制备。同时，现有的纳米线场效应晶体管也有其自身的缺陷。

请参阅图4(a)、图4(b)、图4(c)，图4(a)、图4(b)、图4(c)为美国专利US20110254058A1所公开一种全包围栅CMOS场效应晶体管的结构示意图。所述全包围栅CMOS场效应晶体管被栅极区500’全包围的沟道301’、401’截面为圆型。所述全包围栅CMOS场效应晶体管结构存在以下缺陷：(1)NMOS区300’和PMOS区400’共用同一栅极区500’，只能实现钳位式的CMOS结构，无法实现NMOS和PMOS分离结构；(2)NMOS区300’和PMOS区400’共用同一栅极区500’，无法针对NMOS和PMOS分别进行栅极功函数调节和栅极电阻率调节；(3)实现针对NMOS和PMOS分别进行源漏离子注入的工艺难度大。

请参阅图5(a)、图5(b)、图5(c)，图5(a)、图5(b)、图5(c)为美国专利US20110254099A1所公开一种混合材料积累型圆柱体全包围栅CMOS场效应晶体管的结构示意图。所述全包围栅CMOS场效应晶体管被栅极区500’全包围的沟道301’、401’截面为圆型。所述全包围栅CMOS场效应晶体管结构存在以下缺陷：(1)NMOS区300’和PMOS区400’共用同一栅极区500’，只能实现钳位式的CMOS结构，无法实现NMOS和PMOS分离结构；(2)NMOS区300’和PMOS区400’共用同一栅极区500’，无法针对NMOS和PMOS分别进行栅极功函数调节和栅极电阻率调节；(3)实现针对NMOS和PMOS分别进行源漏离子注入的工艺难度大。

请参阅图6(a)、图6(b)、图6(c)，图6(a)、图6(b)、图6(c)为美国专利US20110254101A1所公开一种混合材料反型模式圆柱体全包围栅CMOS场效应晶体管的结构示意图。所述全包围栅CMOS场效应晶体管被栅极区500’全包围的沟道301’、401’截面为圆型。所述全包围栅CMOS场效应晶体管结构存在以下缺陷：(1)NMOS区300’和PMOS区400’共用同一栅极区500’，只能实现钳位式的CMOS结构，无法实现NMOS和PMOS分离结构；(2)NMOS区300’和PMOS区400’共用同一栅极区500’，无法针对NMOS和PMOS分别进行栅极功函数调节和栅极电阻率调节；(3)实现针对NMOS和PMOS分别进行源漏离子注入的工艺难度大。

请参阅图7(a)、图7(b)、图7(c)，图7(a)、图7(b)、图7(c)为美国专利US20110254013A1所公开一种混合晶向积累型全包围栅CMOS场效应晶体管的结构示意图。所述全包围栅CMOS场效应晶体管被栅极区500’全包围的沟道301’、401’截面为跑道型。所述全包围栅CMOS场效应晶体管结构存在以下缺陷：(1)NMOS区300’和PMOS区400’共用同一栅极区500’，只能实现钳位式的CMOS结构，无法实现NMOS和PMOS分离结构；(2)NMOS区300’和PMOS区400’共用同一栅极区500’，无法针对NMOS和PMOS分别进行栅极功函数调节和栅极电阻率调节；(3)实现针对NMOS和PMOS分别进行源漏离子注入的工艺难度大。

请参阅图8(a)、图8(b)、图8(c)，图8(a)、图8(b)、图8(c)为美国专利US20110254102A1所公开一种混合晶向反型模式全包围栅CMOS场效应晶体管的结构示意图。所述全包围栅CMOS场效应晶体管被栅极区500’全包围的沟道301’、401’截面为跑道型。所述全包围栅CMOS场效应晶体管结构存在以下缺陷：(1)NMOS区300’和PMOS区400’共用同一栅极区500’，只能实现钳位式的CMOS结构，无法实现NMOS和PMOS分离结构；(2)NMOS区300’和PMOS区400’共用同一栅极区500’，无法针对NMOS和PMOS分别进行栅极功函数调节和栅极电阻率调节；(3)实现针对NMOS和PMOS分别进行源漏离子注入的工艺难度大。

请参阅图9(a)、图9(b)、图9(c)，图9(a)、图9(b)、图9(c)为美国专利US20110254100A1所公开一种混合材料积累型全包围栅CMOS场效应晶体管的结构示意图。所述全包围栅CMOS场效应晶体管被栅极区500’全包围的沟道301’、401’截面为跑道型。所述全包围栅CMOS场效应晶体管结构存在以下缺陷：(1)NMOS区300’和PMOS区400’共用同一栅极区500’，只能实现钳位式的CMOS结构，无法实现NMOS和PMOS分离结构；(2)NMOS区300’和PMOS区400’共用同一栅极区500’，无法针对NMOS和PMOS分别进行栅极功函数调节和栅极电阻率调节；(3)实现针对NMOS和PMOS分别进行源漏离子注入的工艺难度大。

请参阅图10(a)、图10(b)、图10(c)，图10(a)、图10(b)、图10(c)为美国专利US20110248354A1所公开一种混合材料反型模式全包围栅CMOS场效应晶体管的结构示意图。所述全包围栅CMOS场效应晶体管被栅极区500’全包围的沟道301’、401’截面为跑道型。所述全包围栅CMOS场效应晶体管结构存在以下缺陷：(1)NMOS区300’和PMOS区400’共用同一栅极区500’，只能实现钳位式的CMOS结构，无法实现NMOS和PMOS分离结构；(2)NMOS区300’和PMOS区400’共用同一栅极区500’，无法针对NMOS和PMOS分别进行栅极功函数调节和栅极电阻率调节；(3)实现针对NMOS和PMOS分别进行源漏离子注入的工艺难度大。

另外，在保证高的器件集成密度的同时，如何提高器件电流驱动能力也一直是本领域所亟待解决的问题。

故针对现有技术存在的问题，本案设计人凭借从事此行业多年的经验，积极研究改良，于是有了本发明双层隔离三维阵列式半导体纳米线MOSFET。

发明内容

本发明是针对现有技术中，现有的半导体纳米线MOSFET无法实现NMOS和PMOS分离结构，无法针对NMOS和PMOS分别进行栅极功函数调节和栅极电阻率调节，且实现针对NMOS和PMOS分别进行源漏离子注入的工艺难度大，以及器件电流驱动能力受半导体纳米线截面积限制，无法进一步增大器件电流驱动能力等缺陷提供一种双层隔离三维阵列式半导体纳米线MOSFET。

为了解决上述问题，本发明提供一种双层隔离三维阵列式半导体纳米线MOSFET，包括：

半导体衬底；

第一半导体纳米线MOSFET，具有第一源极区、第一漏极区以及第一栅极区，并形成在所述半导体衬底上，所述第一半导体纳米线MOSFET进一步包括横向贯穿于所述第一栅极区并设置在所述第一源极区与所述第一漏极区之间的第一半导体纳米线阵列，所述第一半导体纳米线阵列包括呈三维阵列式设置的第一半导体纳米线，所述第一半导体纳米线MOSFET还包括环抱设置在所述第一半导体纳米线阵列的第一半导体纳米线外侧并介于所述第一半导体纳米线与所述第一栅极区之间的第一栅氧化层；

第二半导体纳米线MOSFET，具有第二源极区、第二漏极区以及第二栅极区，并形成在所述半导体衬底上，所述第二半导体纳米线MOSFET进一步包括横向贯穿于所述第二栅极区并设置在所述第二源极区与所述第二漏极区之间的第二半导体纳米线阵列，所述第二半导体纳米线阵列包括呈三维阵列式设置的第二半导体纳米线，所述第二半导体纳米线MOSFET还包括环抱设置在所述第二半导体纳米线阵列的第二半导体纳米线外侧并介于所述第二半导体纳米线与所述第二栅极区之间的第二栅氧化层；

隔离介质层，设置在所述第一半导体纳米线MOSFET与所述第二半导体纳米线MOSFET之间；

埋氧层，设置在所述第一半导体纳米线MOSFET与所述半导体衬底之间；

第一绝缘介质层，设置在所述第一半导体纳米线MOSFET的第一源极区、第一漏极区和第一栅极区之间；

第二绝缘介质层，设置在所述第二半导体纳米线MOSFET的第二源极区、第二漏极区和第二栅极区之间；

第三绝缘介质层，设置在介于所述隔离介质层与所述埋氧层之间并位于所述第一半导体纳米线MOSFET一侧且与所述第一源极区、第一漏极区以及第一栅极区相连；

第四绝缘介质层，与所述第三绝缘介质层呈面向设置并与所述第二源极区、第二漏极区以及第二栅极区连接；

第一导电层，分别设置在所述隔离介质层与所述第一源极区、第一漏极区和第一栅极区之间；以及，

第二导电层，分别设置在第二源极区、第二漏极区和第二栅极区之异于所述隔离介质层一侧。

所述第一半导体纳米线阵列为m×n的阵列，所述第二半导体纳米线阵列为s×t的阵列，其中，m，n，s，t均大于或等于1，它们可以相等也可以不相等。

可选的，所述第一半导体纳米线MOSFET为NMOSFET，所述第二半导体纳米线MOSFET为PMOSFET。

可选的，所述第一半导体纳米线MOSFET为PMOSFET，所述第二半导体纳米线MOSFET为NMOSFET。

可选的，所述第一半导体纳米线阵列与所述第二半导体纳米线阵列在空间上叠置，并分别具有圆形、横向跑道形或者纵向跑道型的截面结构。

可选的，所述第一半导体纳米线MOSFET通过第四绝缘介质层将电极从第一导电层引出，分别形成第一源极、第一漏极和第一栅极。

可选的，所述第二半导体纳米线MOSFET通过位于第二源极区、第二漏极区和第二栅极区上的第二导电层将电极引出，分别形成第二源极、第二漏极和第二栅极。

可选的，所述第一源极区、第一漏极区的垂直于所述第一半导体纳米线的宽度大于第一半导体纳米线的直径，所述第二源极区、第二漏极区的垂直于第二半导体纳米线的宽度大于第二半导体纳米线的直径。

综上所述，本发明双层隔离三维阵列式半导体纳米线MOSFET的第一半导体纳米线MOSFET与第二半导体纳米线MOSFET通过隔离介质层间隔，可以完全独立的进行工艺调试，且器件集成度高。同时，本发明采用第一半导体纳米线MOSFET和第二半导体纳米线MOSFET均具有多维三维阵列式的半导体纳米线的结构设计进一步改善场效应晶体管的电学性能，并适用于前沿纳米器件技术领域。

附图说明

图1(a)为本发明双层隔离三维阵列式半导体纳米线MOSFET的俯视结构示意图；

图1(b)所示为图1(a)沿X-X’方向的剖视结构示意图；

图1(c)所示为图1(a)沿Y-Y’方向的剖视结构示意图；

图2为本发明双层隔离三维阵列式半导体纳米线MOSFET的立体结构示意图；

图3为本发明双层隔离三维阵列式半导体纳米线MOSFET经过后续半导体制备工艺所形成的完整场效应晶体管的立体结构示意图；

图4(a)、图4(b)、图4(c)为现有MOSFET的结构示意图；

图5(a)、图5(b)、图5(c)为现有MOSFET的结构示意图；

图6(a)、图6(b)、图6(c)为现有MOSFET的结构示意图；

图7(a)、图7(b)、图7(c)为现有MOSFET的结构示意图；

图8(a)、图8(b)、图8(c)为现有MOSFET的结构示意图；

图9(a)、图9(b)、图9(c)为现有MOSFET的结构示意图；

图10(a)、图10(b)、图10(c)为现有MOSFET的结构示意图。

具体实施方式

为详细说明本发明创造的技术内容、构造特征、所达成目的及功效，下面将结合实施例并配合附图予以详细说明。其中，所述第一半导体纳米线MOSFET 11包括m×n的第一半导体纳米线阵列，m、n均大于或等于1，它们可以相等也可以不相等，实施例和附图中以3×3为例；所述第二半导体纳米线MOSFET12包括s×t的第二半导体纳米线阵列，s、t均大于或等于1，它们可以相等也可以不相等，实施例和附图中以3×3为例。

请参阅图1(a)、图1(b)、图1(c)，图1(a)所示为本发明双层隔离三维阵列式半导体纳米线MOSFET的俯视结构示意图。图1(b)所示为图1(a)沿X-X’方向的剖视结构示意图。图1(c)所示为图1(a)沿Y-Y’方向的剖视结构示意图。所述双层隔离三维阵列式半导体纳米线MOSFET 1包括半导体衬底10，第一半导体纳米线MOSFET 11，第二半导体纳米线MOSFET12，设置在所述第一半导体纳米线MOSFET 11与所述第二半导体纳米线MOSFET12之间的隔离介质层13，设置在所述第一半导体纳米线MOSFET 11与所述半导体衬底10之间的埋氧层14，设置在所述第一半导体纳米线MOSFET 11的第一源极区110、第一漏极区111和第一栅极区112之间的第一绝缘介质层113，设置在所述第二半导体纳米线MOSFET 12的第二源极区120、第二漏极区121和第二栅极区122之间的第二绝缘介质层123，设置在介于所述隔离介质层13与所述埋氧层14之间并位于所述第一半导体纳米线MOSFET 11一侧且与所述第一源极区110、第一漏极区111以及第一栅极区112相连的第三绝缘介质层114，与所述第三绝缘介质层114呈面向设置并与所述第二源极区120、第二漏极区121以及第二栅极区122连接的第四绝缘介质层124，以及分别设置在所述隔离介质层13与所述第一源极区110、第一漏极区111和第一栅极区112之间的第一导电层115和分别设置在第二源极区120、第二漏极区121和第二栅极区122之异于所述隔离介质层13一侧的第二导电层125。

请参阅图2，并结合参阅图1(a)、图1(b)和图1(c)，图2所示为本发明双层隔离三维阵列式半导体纳米线MOSFET 1的立体结构示意图。所述第一半导体纳米线MOSFET 11进一步包括横向贯穿于所述第一栅极区112并设置在所述第一源极区110与所述第一漏极区111之间的第一半导体纳米线阵列116。其中，所述第一半导体纳米线阵列116包括呈3×3三维阵列式设置的第一半导体纳米线1161。所述第一半导体纳米线MOSFET 11还包括环抱设置在所述第一半导体纳米线阵列116的第一半导体纳米线1161外侧并介于所述第一半导体纳米线1161与所述第一栅极区112之间的第一栅氧化层117。

请继续参阅图2，并结合参阅图1(a)、1(b)、图1(c)，本发明双层隔离三维阵列式半导体纳米线MOSFET 1的第二半导体纳米线MOSFET 12进一步包括横向贯穿于所述第二栅极区122并设置在所述第二源极区120与所述第二漏极区121之间的第二半导体纳米线阵列126。其中，所述第二半导体纳米线阵列126包括呈3×3三维阵列式设置的第二半导体纳米线1261。所述第二半导体纳米线MOSFET 12还包括环抱设置在所述第二半导体纳米线阵列126的第二半导体纳米线1261外侧并介于所述第二半导体纳米线1261与所述第二栅极区122之间的第二栅氧化层127。所述第一半导体纳米线阵列116与所述第二半导体纳米线阵列126在空间上叠置，并分别具有圆形、横向跑道形或者纵向跑道型的截面结构。显然地，在本发明中，所述第一半导体纳米线阵列116和所述第二半导体纳米线阵列126包括但不限于列举的3×3三维阵列，也可以为其它构成的阵列形式。

所述第一源极区110、第一漏极区111的垂直于所述第一半导体纳米线1161的宽度大于第一半导体纳米线1161的直径，所述第二源极区120、第二漏极区121的垂直于第二半导体纳米线1261的宽度大于第二半导体纳米线1261的直径，所以本发明双层隔离三维阵列式半导体纳米线MOSFET 1俯视时呈中间细两端宽大的鳍形。若，第一半导体纳米线MOSFET 11为NMOSFET，第二半导体纳米线MOSFET 12为PMOSFET，可以使第二半导体纳米线MOSFET 12的接触孔较短，从而第二半导体纳米线MOSFET 12的接触孔电阻值较小，进而进一步改善第二半导体纳米线MOSFET 12的电学性能。故而，在本发明中优选的为，所述第一半导体纳米线MOSFET 11为NMOSFET，所述第二半导体纳米线MOSFET 12为PMOSFET。显然地，本发明同样可以采用第一半导体纳米线MOSFET 11为PMOSFET，第二半导体纳米线MOSFET 12为NMOSFET的结构设计。

在第一源极区110、第一漏极区111和第一栅极区112之间设置第一绝缘介质层113以避免第一源极区110、第一漏极区111和第一栅极区112之间的相互干扰。在第二源极区120、第二漏极区121和第二栅极区122之间设置第二绝缘介质层123以避免第二源极区120、第二漏极区121和第二栅极区122之间的相互干扰。在第一半导体纳米线MOSFET 11与半导体衬底10之间设置埋氧层14，将所述第一半导体纳米线MOSFET 11与所述半导体衬底10隔离，有效的减少漏电流，从而提高器件性能。

请参阅图2，并结合参阅图3，图3所示为经过后续半导体制备工艺所形成的完整场效应晶体管的立体结构示意图。所述第一半导体纳米线MOSFET11可以通过第四绝缘介质层124将电极从第一导电层115引出，以分别形成第一源极118a、第一漏极118b和第一栅极119。所述第二半导体纳米线MOSFET 12可以通过位于第二源极区120、第二漏极区121和第二栅极区122上的第二导电层125将电极引出，以分别形成第二源极128a、第二漏极128b和第二栅极129。

综上所述，本发明双层隔离三维阵列式半导体纳米线MOSFET的第一半导体纳米线MOSFET与第二半导体纳米线MOSFET通过隔离介质层间隔，可以完全独立的进行工艺调试，且器件集成度高。同时，本发明采用第一半导体纳米线MOSFET和第二半导体纳米线MOSFET均具有三维阵列式的半导体纳米线的结构设计进一步改善场效应晶体管的电学性能，并适用于前沿纳米器件技术领域。

本领域技术人员均应了解，在不脱离本发明的精神或范围的情况下，可以对本发明进行各种修改和变型。因而，如果任何修改或变型落入所附权利要求书及等同物的保护范围内时，认为本发明涵盖这些修改和变型。

Claims

1.一种双层隔离三维阵列式半导体纳米线MOSFET，其特征在于，所述双层隔离三维阵列式半导体纳米线MOSFET包括：

半导体衬底；

2.如权利要求1所述的双层隔离三维阵列式半导体纳米线MOSFET，其特征在于，所述第一半导体纳米线阵列为m×n的阵列，所述第二半导体纳米线阵列为s×t的阵列，其中，m，n，s，t均大于或等于1，它们可以相等也可以不相等。

3.如权利要求1所述的双层隔离三维阵列式半导体纳米线MOSFET，其特征在于，所述第一半导体纳米线MOSFET为NMOSFET，所述第二半导体纳米线MOSFET为PMOSFET。

4.如权利要求1所述的双层隔离三维阵列式半导体纳米线MOSFET，其特征在于，所述第一半导体纳米线MOSFET为PMOSFET，所述第二半导体纳米线MOSFET为NMOSFET。

5.如权利要求1所述的双层隔离三维阵列式半导体纳米线MOSFET，其特征在于，所述第一半导体纳米线阵列与所述第二半导体纳米线阵列在空间上叠置，并分别具有圆形、横向跑道形或者纵向跑道型的截面结构。

6.如权利要求1所述的双层隔离三维阵列式半导体纳米线MOSFET，其特征在于，所述第一半导体纳米线MOSFET通过第四绝缘介质层将电极从第一导电层引出，分别形成第一源极、第一漏极和第一栅极。

7.如权利要求1所述的双层隔离三维阵列式半导体纳米线MOSFET，其特征在于，所述第二半导体纳米线MOSFET通过位于第二源极区、第二漏极区和第二栅极区上的第二导电层将电极引出，分别形成第二源极、第二漏极和第二栅极。

8.如权利要求1-5任一权利要求所述的双层隔离三维阵列式半导体纳米线MOSFET，其特征在于，所述第一源极区、第一漏极区的垂直于所述第一半导体纳米线的宽度大于第一半导体纳米线的直径，所述第二源极区、第二漏极区的垂直于第二半导体纳米线的宽度大于第二半导体纳米线的直径。