CN102543147A - 多值存储电路的读取电路及读取方法 - Google Patents

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王源
高晓敏
何燕东
杜刚
康晋锋
张兴
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Abstract

本发明公开了一种多值存储电路的读取电路及读取方法，包括：第一灵敏放大器、第二灵敏放大器、第三灵敏放大器、n型MOS晶体管和p型MOS晶体管；所述第一灵敏放大器、第二灵敏放大器和第三灵敏放大器分别接收选中单元和不同参考单元的信号，所述第二灵敏放大器的输出端输出MSB信号，所述n型MOS晶体管和p型MOS晶体管的栅极接收MSB信号，所述第一灵敏放大器的输出端连接n型MOS晶体管的源极，所述第三灵敏放大器的输出端连接p型MOS晶体管的源极，所述n型MOS晶体管和p型MOS晶体管的漏极并联输出LSB信号。与现有的并行读取电路相比，本发明具有面积小、读容限大的优点，与现有的串行电路相比，本发明具有结构简单、速度快、功耗低的特点。

Description

多值存储电路的读取电路及读取方法
技术领域
本发明涉及存储器电路技术领域，尤其涉及一种多值存储电路的读取电路及读取方法。
背景技术
多值概念的引入在很大程度上提高了存储器的存储密度，但导致阈值电压分布窗口变窄，使得多值电路的读取变得相对困难。目前多值电路的读取主要有并行读取、串行读取及阶梯状栅压读取等几种读取方式。
以2b/c为例，存储单元包含4种存储状态，如图1所示，分别定义为“11”、“10”、“01”、“00”状态，其阈值依次增加。每相邻2个状态之间设置一个参考单元，阈值分别定义为R1、R2、R3，其对应的电流分别为IREF1、IREF2、IREF3。读取的过程即为选中单元与参考单元的电流大小比较的过程。如果选中单元的电流大于IREF1，单元处于“11”状态；如果选中单元的电流介于IREF1和IREF2之间，单元处于“10”状态；如果选中单元的电流介于IREF2和IREF3之间，单元处于“01”状态；如果选中单元的电流小于IREF3，单元处于“00”状态。具体实施电路中，先用一个I-V转换电路将IMAT与IREF分别转化为电压MAT和REF，后送入灵敏放大器进行放大，得到输出高电平或者低电平，如图2所示。
并行读取电路是将选中单元分别与参考单元R1、R2、R3进行比较，并经灵敏放大器得到3路放大后的结果，再将此3路结果作为输入经过一个3-2译码器得到2位输出。如图3所示。并行读取电路结构的缺点是当灵敏放大器1工作时，其输入端栅漏电容会影响MAT信号，进而影响灵敏放大器2、3的工作情况；由于灵敏放大器的个数比较多，其面积大、读容限小。
串行读取电路是先将选中单元与R2进行比较，得到MSB(最高有效位)，根据MSB的值决定下一步应该选取的参考值，即如果单元电流大于IREF2，灵敏放大器的输出为高电平时，下一步选中R1参考支路，否则选取R3参考支路进行比较。根据MSB确定的参考支路比较结果得到LSB(最低有效位)。如图4所示。但这种串行读取电路受电路时序影响，顺序输出MSB和LSB位，其电路设计较为复杂，读取速度慢。
发明内容
(一)要解决的技术问题
本发明要解决的技术问题是：提供一种多值存储电路的读取电路及读取方法，与现有的并行读取电路相比，其面积小、读容限大的优点，与现有的串行电路相比，其结构简单、速度快、功耗低。
(二)技术方案
为解决上述问题，本发明提供了一种多值存储电路的读取电路，包括：第一灵敏放大器、第二灵敏放大器、第三灵敏放大器、n型MOS晶体管和p型MOS晶体管；所述第一灵敏放大器分别接收选中单元和第一参考单元的信号，第二灵敏放大器分别接收选中单元和第二参考单元的信号，第三灵敏放大器分别接收选中单元和第三参考单元的信号，所述第二灵敏放大器的输出端输出MSB信号，所述n型MOS晶体管和p型MOS晶体管的栅极接收MSB信号，所述第一灵敏放大器的输出端连接n型MOS晶体管的源极，所述第三灵敏放大器的输出端连接p型MOS晶体管的源极，所述n型MOS晶体管和p型MOS晶体管的漏极并联输出LSB信号。
其中，所述第一灵敏放大器、第二灵敏放大器和第三灵敏放大器均包括：p型MOS晶体管PM、PM1、PM2、PM3、PM4，和n型MOS晶体管NM、NM1、NM2，其中，PM1、PM2的源极分别接收选中单元和参考单元的信号，PM1的漏极连接PM2、NM1的源极和PM3、NM2的栅极，PM2的漏极连接PM3、NM2的源极和PM2、NM1的栅极，PM2、PM3的漏极并联连接PM的源极，NM1、NM2的漏极并联连接NM的源极，NM的漏极输出放大信号，PM的漏极接工作电压，PM、PM1、PM2和NM的栅极接收使能信号。
一种利用前述电路进行多值读取的方法，包括以下步骤：
A：选中单元的信号分别与第一参考单元、第二参考单元和第三参考单元的信号进行比较；
B：选中单元与第一参考单元、第三参考单元的比较结果分别经第一灵敏放大器、第三灵敏放大器得到两路信号；
C：选中单元与第二参考单元的比较结果经第二灵敏放大器得到MSB信号；
D：若MSB为高电平，则将选中单元与第一参考单元比较结果输出作为LSB信号；否则，将选中单元与第三参考单元比较结果输出作为LSB信号。
其中，所述方法还包括：通过控制第一灵敏放大器、第二灵敏放大器和第三灵敏放大器的使能信号，使得选中单元与第一参考单元及第三参考单元的比较结果的输出先于选中单元与第二参考单元的比较结果MSB的输出的步骤。
(三)有益效果
本发明多值存储电路的读取电路及读取方法采用串并行结合的方式来进行多值存储电路的读取，与现有的并行读取电路相比，其具有面积小、读容限大的优点，与现有的串行电路相比，其结构简单、速度快。本发明多值存储电路的读取电路及读取方法还具有功耗低的特点。
附图说明
图1为本发明背景技术中所述多值存储电路中的阈值电压分布及参考电压示意图；
图2为本发明背景技术中所述多值存储电路中基本读操作电路示意图；
图3为本发明背景技术中所述并行结构的多值存储电路的读取电路；
图4为本发明背景技术中所述串行结构的多值存储电路的读取电路；
图5为本发明实施方式中所述多值存储电路的读取电路的电路图；
图6为本发明实施方式中所述灵敏放大器的控制原理图。
具体实施方式
下面结合附图和实施例，对本发明的具体实施方式作进一步详细描述。以下实施例用于说明本发明，但不用来限制本发明的范围。
如图5所示，本发明所述的多值存储电路的读取电路，包括：第一灵敏放大器SA1、第二灵敏放大器SA2、第三灵敏放大器SA3、n型MOS晶体管和p型MOS晶体管；所述第一灵敏放大器SA1分别接收选中单元和第一参考单元REF1的信号，第二灵敏放大器SA2分别接收选中单元和第二参考单元REF2的信号，第三灵敏放大器SA3分别接收选中单元和第三参考单元REF3的信号，所述第二灵敏放大器SA2的输出端输出MSB信号，所述n型MOS晶体管和p型MOS晶体管的栅极接收MSB信号，所述第一灵敏放大器SA1的输出端连接n型MOS晶体管的源极，所述第三灵敏放大器SA3的输出端连接p型MOS晶体管的源极，所述n型MOS晶体管和p型MOS晶体管的漏极并联输出LSB信号。
所述第一灵敏放大器、第二灵敏放大器和第三灵敏放大器结构相同，如图6所示，其包括：p型MOS晶体管PM、PM1、PM2、PM3、PM4，和n型MOS晶体管NM、NM1、NM2，其中，PM1、PM2的源极分别接收选中单元和参考单元的信号，PM1的漏极连接PM2、NM1的源极和PM3、NM2的栅极，PM2的漏极连接PM3、NM2的源极和PM2、NM1的栅极，PM2、PM3的漏极并联连接PM的源极，NM1、NM2的漏极并联连接NM的源极，NM的漏极输出放大信号，PM的漏极接工作电压，PM、PM1、PM2和NM的栅极接收使能信号。
选中单元与REF1、REF3的读取比较是并行结构，选中单元与REF2的读取比较和与REF1、REF3的读取是串行的关系。通过控制灵敏放大器的使能信号enable，可使选中单元得到与REF1、REF3比较结果要先于得到MSB信号。如图6所示，灵敏放大器的使能信号enable可控制信号的读取与锁存。当enable为低时，作为传输管的两管PM1和PM2导通，传入两输入信号IN1、IN2，然后enable为高，enableB为低，传输管PM1、PM2截止，NM和PM导通，两反相器耦合构成锁存器，将刚刚输入的IN1和IN2分别拉到VDD和GND。灵敏放大器的使能控制信号enable的上升沿决定了何时输出，即enable越早变为高电平，灵敏放大器越早输出。
一种利用前述电路对多值存储电路进行读取的方法，包括以下步骤：
A：选中单元的信号分别与第一参考单元、第二参考单元和第三参考单元的信号进行比较；
B：选中单元与第一参考单元、第三参考单元的比较结果分别经第一灵敏放大器、第三灵敏放大器得到两路信号；
C：选中单元与第二参考单元的比较结果经第二灵敏放大器得到MSB信号；
D：若MSB为高电平，则将选中单元与第一参考单元比较结果输出作为LSB信号；否则，将选中单元与第三参考单元比较结果输出作为LSB信号。
方法还包括：通过控制第一灵敏放大器、第二灵敏放大器和第三灵敏放大器的使能信号，使得选中单元与第一参考单元及第三参考单元的比较结果的输出先于选中单元与第二参考单元的比较结果MSB的输出的步骤。
同并行结构相比，首先，上述多值存储电路的读取电路只需2个晶体管作选通开关，比较及选择的结果直接得到了MSB和LSB信号，而无需再通过3-2译码器得到阈值状态。其次，选中单元经过3次复制送入灵敏放大器的输入端，减小了灵敏放大器输入端电容的不匹配度，使得读容限增加。
同串行结构相比，首先，上述多值存储电路的读取电路结构简单，没有特别复制的时序约束。其次，速度很快，功耗较低。
下面给出相关结构的仿真结果及分析。
利用spice进行电路仿真，采用0.18um工艺、3.3V工作电压，测量单元处于“01”状态的各项参数。经仿真得到读取状态的速度及整个电路的功耗。另外，电路面积可以通过版图测量或者通过管子的尺寸粗测。
表1
  速度/ns   面积/um2   功耗/uA
  并行   5   147.216   587.9
  串行   56   88.264   613.6
  串并行   5   142.176   494.5
表1为并行、串行和串并行三种结构的速度、面积、功耗比较表。可以看出：在0.18um工艺下，新结构与并行结构相比，速度和面积相当，功耗提高了15.9％，这是因为新结构中少了译码器电路部分，因而面积和功耗都有改进；与串行结构相比，速度提高了10倍，功耗提高了19.4％，这是由于新结构电路结构更为简单，没有时序限制，所以功耗和速度提升较多。另外，在单元存储值越多的情况下，本发明所体现出来的优势越为明显。
以上实施方式仅用于说明本发明，而并非对本发明的限制，有关技术领域的普通技术人员，在不脱离本发明的精神和范围的情况下，还可以做出各种变化和变型，因此所有等同的技术方案也属于本发明的范畴，本发明的专利保护范围应由权利要求限定。

Claims (4)

1.一种多值存储电路的读取电路，其特征在于，包括：第一灵敏放大器、第二灵敏放大器、第三灵敏放大器、n型MOS晶体管和p型MOS晶体管；所述第一灵敏放大器分别接收选中单元和第一参考单元的信号，第二灵敏放大器分别接收选中单元和第二参考单元的信号，第三灵敏放大器分别接收选中单元和第三参考单元的信号，所述第二灵敏放大器的输出端输出MSB信号，所述n型MOS晶体管和p型MOS晶体管的栅极接收MSB信号，所述第一灵敏放大器的输出端连接n型MOS晶体管的源极，所述第三灵敏放大器的输出端连接p型MOS晶体管的源极，所述n型MOS晶体管和p型MOS晶体管的漏极并联输出LSB信号。
2.如权利要求1所述的多值存储电路的读取电路，其特征在于，所述第一灵敏放大器、第二灵敏放大器和第三灵敏放大器均包括：p型MOS晶体管PM、PM1、PM2、PM3、PM4，和n型MOS晶体管NM、NM1、NM2，其中，PM1、PM2的源极分别接收选中单元和参考单元的信号，PM1的漏极连接PM2、NM1的源极和PM3、NM2的栅极，PM2的漏极连接PM3、NM2的源极和PM2、NM1的栅极，PM2、PM3的漏极并联连接PM的源极，NM1、NM2的漏极并联连接NM的源极，NM的漏极输出放大信号，PM的漏极接工作电压，PM、PM1、PM2和NM的栅极接收使能信号。
3.一种利用权利要求1-2中任一项所述电路对多值存储电路进行读取的方法，其特征在于，包括以下步骤：
A：选中单元的信号分别与第一参考单元、第二参考单元和第三参考单元的信号进行比较；
B：选中单元与第一参考单元、第三参考单元的比较结果分别经第一灵敏放大器、第三灵敏放大器得到两路信号；
C：选中单元与第二参考单元的比较结果经第二灵敏放大器得到MSB信号；
D：若MSB为高电平，则将选中单元与第一参考单元比较结果输出作为LSB信号；否则，将选中单元与第三参考单元比较结果输出作为LSB信号。
4.如权利要求3所述的对多值存储电路进行读取的方法，其特征在于，还包括：通过控制第一灵敏放大器、第二灵敏放大器和第三灵敏放大器的使能信号，使得选中单元与第一参考单元及第三参考单元的比较结果的输出先于选中单元与第二参考单元的比较结果MSB的输出的步骤。
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