CN102522967B - B类lxi任意波形发生器 - Google Patents

Abstract

本发明涉及一种B类LXI总线任意波形发生器电路，包括B类LXI接口模块、任意波形发生器功能模块以及LED指示模块；B类LXI接口模块包括嵌入式处理器电路、IEEE 1588触发管理电路、FLASH存储电路、DDR动态存储电路以及LAN接口通信电路；任意波形发生器功能模块包括总线接口电路、SDRAM存储器电路、FPGA控制电路、时钟产生电路、DAC转换电路、滤波电路、直流偏置电路、衰减电路、高低增益电路和校准电路，总线接口电路的一端与B类LXI接口模块相互连接，本发明基于LXI总线标准，提供了一种B类LXI任意波形发生器。

Description

B类LXI任意波形发生器

技术领域

本发明涉及一种B类LXI总线任意波形发生器电路。

背景技术

Agilent和VXI Technology公司于2004年提出了一种新的仪器总线-LXI(LAN eXtensions for Instrumentation)。LXI仪器无须专门的背板总线机箱和零槽控制器，直接利用通用PC的标准LAN接口，很大程度上降低了开发和应用成本。而LAN又是业界最稳定和生命周期最长并且还在不断发展的开放式工业标准，各厂商很容易将现有的仪器产品移植到LAN平台上来，这些都为组建更大范围的分布式自动测控系统提供了方便。同时LXI总线标准定义了基于IEEE1588的精密时间同步功能，在测试测量领域第一次引入了基于时间触发的概念，很容易构建实时测试系统。

随着测试测量技术的发展，信号测试中对测试所需的激励源要求也越来越高。一方面要求信号源能产生复杂信号波形，另一方面要求信号的带宽要足够大。在这种情况下，现有的信号源大都满足不了这种需求。特别是在分布式测控系统中，要求测试仪器具有远距离程控功能，现有的总线如GPIB、PCI/PXI等都无法很好的满足要求，LXI总线的任意波形发生器系统的解决了标准波及任意波形产生、信号带宽高、易于组建分布式测控系统等问题。该LXI总线的B类仪器所具有的IEEE 1588精密时间同步协议，实现了仪器在纳秒级的远程触发同步功能，能够在ATS(Automatic Test System)中发挥重要作用。

发明内容

基于LXI总线标准，本发明提供了一种B类LXI任意波形发生器。

本发明的技术解决方案：

B类LXI任意波形发生器，其特殊之处在于：

包括B类LXI接口模块、任意波形发生器功能模块以及LED指示模块；

所述B类LXI接口模块包括嵌入式处理器电路、IEEE 1588触发管理电路、FLASH存储电路、DDR动态存储电路以及LAN接口通信电路；

嵌入式处理器电路是用于提供与控制计算机通讯的网络接口，实现程序存储和处理相关的LXI总线协议；

IEEE 1588触发管理电路用于处理1588协议，管理1588相关触发和提取时间戳；

FLASH存储电路用于存储系统数据和应用程序；

DDR动态存储电路用于动态存储过程数据，为应用程序的读取、执行提供缓冲；

LAN接口通信电路提供与控制计算机通讯的硬件通路；

任意波形发生器功能模块包括总线接口电路、SDRAM存储器电路、FPGA控制电路、时钟产生电路、DAC转换电路、滤波电路、直流偏置电路、衰减电路、高低增益电路和校准电路，

所述总线接口电路的一端与B类LXI接口模块相互连接，所述总线接口电路的另一端与DAC转换电路相互连接，所述DAC转换电路输出给滤波电路，所述滤波电路输出给高低增益电路，所述高低增益电路输出给衰减电路，所述衰减电路输出给直流偏置电路，所述直流偏执电路输出给DAC转换电路，

所述FPGA控制电路与DAC转换电路、滤波电路、SDRAM存储器电路以及校准电路相互连接，所述校准电路与衰减电路相互连接。

上述嵌入式处理器电路包括PowerPC处理器(U1)，所述PowerPC处理器(U1)包括内部总线接口(U1A)、DDR SDRAM控制器接口(U1B)、本地总线接口(U1C)、网络MAC接口(U1G)、主时钟和IO口(U1D)，所述内部总线接口(U1A)与PCI接口(2)通信连接，所述DDR SDRAM控制器接口(U1B)为DDR动态存储电路提供地址、数据和控制链路；所述本地总线接口(U1C)为FLASH存储电路提供接口，所述网络MAC接口(U1G)提供两路自适应网络通路，第一路与LAN接口通信电路相连、第二路用于向IEEE 1588触发管理电路提供IEEE 1588协议的PPS时钟和I/O端口；所述主时钟和IO口(U1D)中主时钟用于为PowerPC处理器的时钟输入，IO口用于向IEEE 1588触发管理电路提供触发通路以及向LED指示模块提供控制端口。

上述B类LXI接口模块还包括用于实现GPIB/USB硬件通路的GPIB/USB接口电路，本地总线接口(U1C)还为GPIB接口电路提供接口，所述GPIB/USB接口电路与本地总线接口(U1C)连接。

上述IEEE 1588触发管理电路包括可编程逻辑器件FPGA(U20)，所述可编程逻辑器件FPGA(U20)的LLD[0:7]数据线与PowerPC处理器(U1)的本地总线电路连接；所述可编程逻辑器件FPGA(U20)的F1588_IO与PowerPC处理器(U1)的IEEE1588 I/O端口连接；可编程逻辑器件FPGA(U20)输出端与LAN接口电路的PPS秒脉冲F1588_CLKOUT管脚连接。

上述FLASH存储电路包括用于完成程序及数据存储的32MB的NOR FLASH芯片(U6)、第一地址锁存器芯片(U4)、第二地址锁存器芯片(U5)以及用于数据缓冲的门电路(U7)，所述第一地址锁存器芯片(U4)、第二地址锁存器芯片(U5)、门电路(U7)依次串联，形成缓冲电路，所述32MB的NOR FLASH芯片(U6)通过缓冲电路与PowerPC处理器的本地总线接口(U1C)电路连接；

所述DDR动态存储电路包括两个并联的第一DDR SDRAM存储芯片(U2)第二DDR SDRAM存储芯片(U3)，所述第一DDR SDRAM存储芯片(U2)和第二DDR SDRAM存储芯片(U3)均与DDR SDRAM控制器接口(U1B)连接；

所述LAN接口通信电路包括网络PHY芯片(U12)、反相器(U13)、压控振荡器(Y2)以及∏型低通滤波器，所述放大器(U13)的输入端接收可编程逻辑器件FPGA(U20)的PWM脉宽调制后信号(CP_OUT)，所述放大器(U13)的输出端输出PWM脉宽调制后信号(CP_OUT)的反向信号给∏型低通滤波器的输入端，所述∏型低通滤波器的输出端与压控振荡器(Y2)控制端连接，所述压控振荡器(Y2)的输出端与网络PHY芯片(U12)连接。

LED指示模块包括驱动电路(U50)、第一共阴极三色发光二极管(D1)、第二共阴极三色发光二极管(D2)和第三共阴极三色发光二极管(D3)，所述第一共阴极三色发光二极管(D1)与驱动电路(U1)连接，所述第二共阴极三色发光二极管(D2)和第三共阴极三色发光二极管(D3)与PowerPC处理器的主时钟和IO口(U1D)的IO口连接。

上述LAN接口通信电路包括网络PHY芯片(U12)、反相器(U13)、压控振荡器(Y2)以及∏型低通滤波器，所述放大器U13的输入端接收可编程逻辑器件FPGA(U20)的PWM脉宽调制后信号(CP_OUT)后，通过反相器(U13)输出CP_OUT的反向信号，∏型低通滤波器的输入端接CP_OUT的反向信号，∏型低通滤波器的输出端送入压控振荡器(Y2)控制端，所述压控振荡器(Y2)的输出端与网络PHY芯片(U12)连接；

上述GPIB/USB接口电路包括G PIB接口芯片(U10)、USB接口芯片(U29)，GPIB接口芯片(U10)与本地总线接口(U1C)相连，USB接口芯片(U29)与PowerPC处理器的本地总线接口(U1C)相连。

上述DDR SDRAM控制器接口(U1B)和DDR动态存储电路连接线路中还包括匹配电阻(RN16～RN26)，

所述主时钟和IO口(U1D)和PowerPC处理器的时钟输入链路上还设置有时钟分配芯片(U43)，

所述DDR动态存储电路还包括端接电阻和电压驱动芯片(U44)，所述第一DDRSDRAM存储芯片(U2)的输入端接有端接电阻(R176-R180)，所述第二DDR SDRAM存储芯片(U3)的输入端接有端接电阻(R171-R184)。

FPGA控制电路包括总线接口、命令寄存器、状态寄存器、配置寄存器、序列寄存器、波形数据缓冲单元、SDRAM控制接口、时钟逻辑电路、主控制逻辑以及模拟通道接口，

所述命令寄存器、状态寄存器以及配置寄存器均与总线接口和主控制逻辑相互连接，

所述序列寄存器和波形数据缓冲单元均与主控制逻辑和SDRAM控制接口相互连接，

所述时钟逻辑电路和模拟通道接口均与主控制逻辑相互连接。

本发明所具有的优点：

1、本发明通过LXI总线接口，上位机(计算机)将任意波形的样本(SAMPLE)数据及其控制指令通过LAN接口下载到B类LXI接口模块，接口模块电路完成协议解析后，将数据及其控制指令通过本地总线下载到任意波形发生器功能模块的MEMORY存贮，通过本板波形产生引擎，将数据读出到数模转换电路，经过滤波、增益、衰减等模拟输出通道将波形输出。

2、本发明DDR SDRAM控制器接口U1B和DDR动态存储电路连接线路中还包括匹配电阻RN16～RN26，消除高速传输时因阻抗匹配而引起的信号反射。

3、本发明主时钟和IO口U1D和PowerPC处理器的时钟输入链路上还设置有时钟分配芯片U43，增强时钟驱动能力和时钟稳定性。

4、本发明DDR动态存储电路还包括端接电阻和电压驱动芯片U44，第一DDRSDRAM存储芯片U2的输入端接有端接电阻R176-R180，第二DDR SDRAM存储芯片U3的输入端接有端接电阻R171-R184，提高DDR存储的可靠性，设计了端接电阻RN[27:34]，由U44提供端接电压VTT和DDR驱动参考电压MPC_MVREF。

附图说明

图1为本发明B类LXI任意波形发生器的原理图；

图2为本发明嵌入式处理器电路原理图；

其中图2a为U1A，图2b为U1B，图2c为U1C，图2d为U1D，图2e为U1F，图2f为U1G；

图3为本发明IEEE 1588触发管理电路原理图；

图4为本发明FLASH存储电路原理图；

图5为本发明DDR动态存储电路原理图；

图6为本发明LAN接口通信电路原理图；

图7为本发明内部总线接口电路原理图；

图8为本发明GPIB/USB接口电路原理图；

图9为本发明LED指示模块原理图；

图10为本发明FPGA控制电路原理图；

图11为本发明DAC转换电路原理图；

图12为本发明滤波电路原理图；

图13为本发明直流偏置电路原理图；

图14为本发明衰减电路原理图；

图15为本发明高低增益电路原理图；

图16为本发明校准电路原理图。

具体实施方式

如图1所示，嵌入式处理器电路中使用PowerPC处理器，主频高达667MHz。该电路中，使用32bit、运行频率66MHz的内部总线接口U1A与任意波形发生器功能模块进行通信连接，发送数据包和指令包；DDR SDRAM控制器接口U1B为DDR动态存储电路提供地址、数据和控制链路，在各连接线路中增加匹配电阻RN16～RN26，消除高速传输时因阻抗匹配而引起的信号反射；本地总线U1C采用32bit地址线与数据线复用的方式，为FLASH、GPIB等外设提供接口；网络MAC接口U1G提供两路1000M/100M/10M自适应网络通路，第一路与LAN接口通信电路的PHY直接相连、第二路通路提供IEEE 1588协议的PPS时钟和I/O端口，同时CFG_RS[0:3]设置PowerPC起动配置字，决定系统的启动模式；外部串行通信控制接口U1F提供USB接口、RS232接口、IIC接口和SPI接口；主时钟和IO口U1D中，使用外部66MHz有源晶振作为PowerPC处理器主时钟，通过一个时钟分配芯片U43，增强时钟驱动能力和时钟稳定性，用IO口来作为LXI_TRIG[0:7]的8个触发通路和LED指示模块的控制端口。

如图2所示，IEEE 1588触发管理电路采用可编程逻辑器件FPGA来实现，8位数据线LLD[0:7]与PowerPC的LocalBus连接，建立PowerPC处理器和FPGA之间的通信，也可以使用SPI口进行简单的控制；LXI_TRIG[0:7]在接收到LXI出发后，进行触发路由等相关处理，同时将触发送入PowerPC中，完成触发动作，发送触发信号也是由这8根触发线完成；F1588IO收发1588事件到FPGA中进行处理；F_1588_PPS输出由FPGA处理的1588PPS秒脉冲，CP_OUT是经过FPGA进行PWM脉宽调制后的输出信号，用来调整网络传输时钟，F1588_CLKOUT接收由网络PHY输出的PPS秒脉冲，LAN_X1接收网络PHY晶振时钟。当需要调整网络时钟时，LAN_X1将当前网络时钟反馈到FPGA中，FPGA通过一定的PWM算法，输出CP_OUT来调整当前时钟。

如图3所示，FLASH存储电路采用32MB的NOR FLASH来完成程序及数据的存储，U6与PowerPC的LocalBus连接，使用2个16bit的地址锁存器芯片U4/U5，1个16bit的门电路U7进行数据缓冲，提信号高稳定性。

如图4所示，DDR动态存储电路实现数据的高速缓存，使用2片64MB的16bitDDR SDRAM存储芯片U2/U3直接与PowerPC DDR控制器相连，为了提高DDR存储的可靠性，设计了端接电阻RN[27:34]，由U44提供端接电压VTT和DDR驱动参考电压MPC_MVREF。

如图5所示，U12为网络PHY芯片，在上位机与B类LXI任意波形发生器之间提供网络通信接口，同时硬件提取IEEE 1588时间戳。U13在接收CP_OUT信号后进行反向，然后通过由C68、C62、C67、R58组成的∏型低通滤波器，将始终PWM调制信号CP_OUT送入压控振荡器Y2控制端，进行本地网络时钟调整。U[15:19]和拨码开关SW1为系统提供起动配置字。

如图6所示，P2和P3为内部总线接口，提供32bti、66MHz的接口与任意波形发生器功能模块通信接口。

如图7所示，除了LAN接口外，该B类LXI任意波形发生器还可以使用GPIB和USB接口与上位机通信。U10为专用的GPIB接口芯片，为了使得3.3V的PowerPC端口电压和5V的GPIB电压匹配，使用U9带有电压转换的16bit缓冲门电路。USB接口使用U29专用芯片与PowerPC直接相连，实现USB2.0通信协议。RS232为调试端口，使用U31专用芯片，在调试过程中通过RS232打印启动和调试信息。

如图8所示，LED指示模块电路是根据LXI v1.3标准设计的，D1是共阴极3色发光二极管，配合U1驱动电路，提供standby和power指示；D2和D3直接由PowerPC的IO端口控制，分别进行网络连接状态和IEEE 1588状态指示。

如图9所示，任意波形发生器功能模块的总线接口电路采用32bit、66MHz的并行总线接口直接与B类LXI接口模块的P2和P3内部总线接口相连，为B类LXI接口模块和任意波形发生器功能模块提供数据和指令通路。该总线接口电路接收到数据和指令后，将信息送入图11的FPGA控制电路中，FPGA中设计有一个专用的控制状态机，实现同总线接口电路的双向通信，并通过一个双端口RAM缓冲总线接口电路与图10的SDRAM的数据。采用4片SDRAM芯片U[13:14]、U[16:17]实现256MB的板载存储空间。SDRAM控制器与波形发生引擎及触发控制部分由FPGA实现。SDRAM控制器完成两方面工作，在下载数据时，将总线接口电路经过时序转换的数据变换成符合SDRAM存储器时序的数据流；另一方面在波形产生时，将SDRAM存储器中的数据传送到波形发生引擎中。

如图10所示，FPGA控制电路实现了双口RAM功能，为SDRAM和总线接口电路提供控制接口外，最主要的是实现了波形发生引擎功能。波形发生引擎模块主要是根据控制器内部的控制寄存器，波形信息，波形数据等上位机设置信息进行运算，得到当前波形所需的波形长度，波形首地址，波段长度，循环次数；当触发信号到来后根据输出模式从SDRAM中取数据发送到模拟电路，最终可转换成最大100MSPS连续16位宽度的用于DAC转换的数据流。

如图11所示，模拟通道源于系统的主DAC，本专利中选用的DAC芯片U38具有最高达400M的D/A转换速率，内部PLL倍频器和可选的时钟分频器。，MDA_D[15..0]为FPGA提供的数据流，经U38转换成模拟信号后，通过信号线MDA_VOUT给低通滤波电路。U38输出的模拟信号为电流量，经过U39电流转电压运放进行转换。运放U39输入电源取±5V，最高摆率达1200V/us，-3dB带宽225MHz，而U38最高采样频率400M，在最坏情况下摆率相当于2V/T＝800V/us，满足设计要求。

如图12所示，鉴于DAC数据重建需要滤除高频像频干扰才能恢复正确的波形，因此要求滤波特性需要非常陡峭，采用由C[207:213]和L[23:25]7阶椭圆低通滤波器实现。

如图13所示，偏置电路由12位串行DAC的U43实现，由于DAC输出电流最大1.25mA，因此需要加一级跟随器，驱动VREF，跟随器选为U13，上电复位后的U43的状态为00H，即偏置为0，RESETSEL管脚接“0”。

如图14所示，衰减电路直接使用∏型电阻网络衰减电路实现。衰减电路为了实现较大动态范围的输出，衰减最大可达51DB，分为预衰减和POST衰减，使用前置衰减可以减少信号的失真。衰减并不改变信噪比，但是增益后的信号噪声主要由前一级衰减后的噪声和放大器噪声组成，如果衰减后的噪声经过放大增益后仍然小于放大器噪声，就可以提高增益后的信噪比。预衰减(PRE-AMP)范围为0～12DB，步长3DB，主衰减范围为0～36DB，步长12DB，配合DAC芯片内置的3DB可调范围，用户可编程0.01DB步长，可以实现0.01DB精度的衰减大小。

如图15所示，高增益电路中，运放供电电压为±15V，输出电压摆率为-13.6V～13.6V，若在输出电阻为50Ω时输出短路的情况下，输出电流就会达到250mA，超过了芯片的极限。为了增大输出电流，采用了3片运放U[45:47]并联输出，将输出电流提高3倍，单个运放的发热量也大大减小，避免了在输出短路时芯片烧毁。在输入端加隔离电阻；输出端接电阻一方面隔离输出端，另一方面实现系统所需输出阻抗。

低增益通道选择宽频带、超低失真运放U[48:49]。设计方法与高增益电路类似。

如图16所示，校准电路采用24位AD芯片U51，配合运放U50实现校准，通过继电器LS9来选择校准模式或正常工作模式。采用分段校准的方法，从[0，3.5]，(3.5，6.5]，(6.5，9.5]，(9.5，12.5]...(54.5，57.5]共19段。对每段使用固定的信号通道，改变电流增益以调节实际增益。例如在(0，3.5]段，改变电流增益使输出信号分别逼近0DB和3.5DB，记录下发增益数值，依此得到该段的增益校准常数。

Claims (9)

1.B类LXI任意波形发生器，其特征在于：

包括B类LXI接口模块、任意波形发生器功能模块以及LED指示模块；

所述B类LXI接口模块包括嵌入式处理器电路、IEEE 1588触发管理电路、FLASH存储电路、DDR动态存储电路以及LAN接口通信电路；

嵌入式处理器电路是用于提供与控制计算机通讯的网络接口，实现程序存储和处理相关的LXI总线协议；

IEEE 1588触发管理电路用于处理1588协议，管理1588相关触发和提取时间戳；

FLASH存储电路用于存储系统数据和应用程序；

DDR动态存储电路用于动态存储过程数据，为应用程序的读取、执行提供缓冲；

LAN接口通信电路提供与控制计算机通讯的硬件通路；

任意波形发生器功能模块包括总线接口电路、SDRAM存储器电路、FPGA控制电路、时钟产生电路、DAC转换电路、滤波电路、直流偏置电路、衰减电路、高低增益电路和校准电路，

所述总线接口电路的一端与B类LXI接口模块相互连接，所述总线接口电路的另一端与DAC转换电路相互连接，所述DAC转换电路输出给滤波电路，所述滤波电路输出给高低增益电路，所述高低增益电路输出给衰减电路，所述衰减电路输出给直流偏置电路，所述直流偏置电路输出给DAC转换电路，

所述FPGA控制电路与DAC转换电路、滤波电路、SDRAM存储器电路以及校准电路相互连接，所述校准电路与衰减电路相互连接。

2.根据权利要求1所述的B类LXI任意波形发生器，其特征在于：

所述嵌入式处理器电路包括PowerPC处理器(U1)，所述PowerPC处理器(U1)包括内部总线接口(U1A)、DDR SDRAM控制器接口(U1B)、本地总线接口(U1C)、网络MAC接口(U1G)、主时钟和IO口(U1D)，所述内部总线接口(U1A)与PCI接口(2)通信连接，所述DDR SDRAM控制器接口(U1B)为DDR动态存储电路提供地址、数据和控制链路；所述本地总线接口(U1C)为FLASH存储电路提供接口，所述网络MAC接口(U1G)提供两路自适应网络通路，第一路与LAN接口通信电路相连、第二路用于向IEEE 1588触发管理电路提供IEEE 1588协议的PPS时钟和I/O端口；所述主时钟和IO口(U1D)中主时钟用于为PowerPC处理器的时钟输入，IO口用于向IEEE1588触发管理电路提供触发通路以及向LED指示模块提供控制端口。

3.根据权利要求2所述的B类LXI任意波形发生器，其特征在于：

所述B类LXI接口模块还包括用于实现GPIB/USB硬件通路的GPIB/USB接口电路，本地总线接口(U1C)还为GPIB接口电路提供接口，所述GPIB/USB接口电路与本地总线接口(U1C)连接。

4.根据权利要求3所述的B类LXI任意波形发生器，其特征在于：

所述IEEE 1588触发管理电路包括可编程逻辑器件FPGA(U20)，所述可编程逻辑器件FPGA(U20)的LLD[0:7]数据线与PowerPC处理器(U1)的本地总线电路连接；所述可编程逻辑器件FPGA(U20)的F1588_IO与PowerPC处理器(U1)的IEEE 1588 I/O端口连接；F1588_IO收发1588事件到FPGA中进行处理；可编程逻辑器件FPGA(U20)输出端与LAN接口电路的PPS秒脉冲F1588_CLKOUT管脚连接。

5.根据权利要求4所述的B类LXI任意波形发生器，其特征在于：

所述FLASH存储电路包括用于完成程序及数据存储的32MB的NORFLASH芯片(U6)、第一地址锁存器芯片(U4)、第二地址锁存器芯片(U5)以及用于数据缓冲的门电路(U7)，所述第一地址锁存器芯片(U4)、第二地址锁存器芯片(U5)、门电路(U7)依次串联，形成缓冲电路，所述32MB的NOR FLASH芯片(U6)通过缓冲电路与PowerPC处理器的本地总线接口(U1C)电路连接；

所述DDR动态存储电路包括两个并联的第一DDR SDRAM存储芯片(U2)和第二DDR SDRAM存储芯片(U3)，所述第一DDR SDRAM存储芯片(U2)和第二DDR SDRAM存储芯片(U3)均与DDR SDRAM控制器接口(U1B)连接；

所述LAN接口通信电路包括网络PHY芯片(U12)、反相器(U13)、压控振荡器(Y2)以及∏型低通滤波器，所述反相器(U13)的输入端接收可编程逻辑器件FPGA(U20)的PWM脉宽调制后信号(CP_OUT)，所述反相器(U13)的输出端输出PWM脉宽调制后信号(CP_OUT)的反向信号给∏型低通滤波器的输入端，所述∏型低通滤波器的输出端与压控振荡器(Y2)控制端连接，所述压控振荡器(Y2)的输出端与网络PHY芯片(U12)连接。

6.根据权利要求5所述的B类LXI任意波形发生器，其特征在于：LED指示模块包括驱动电路(U50)、第一共阴极三色发光二极管(D1)、第二共阴极三色发光二极管(D2)和第三共阴极三色发光二极管(D3)，所述第一共阴极三色发光二极管(D1)与驱动电路(U1)连接，所述第二共阴极三色发光二极管(D2)和第三共阴极三色发光二极管(D3)与PowerPC处理器的主时钟和IO口(U1D)的IO口连接。

7.根据权利要求6所述的B类LXI任意波形发生器，其特征在于：所述GPIB/USB接口电路包括GPIB接口芯片(U10)、USB接口芯片(U29)，GPIB接口芯片(U10)与本地总线接口(U1C)相连，USB接口芯片(U29)与PowerPC处理器的本地总线接口(U1C)相连。

8.根据权利要求7所述的B类LXI任意波形发生器，其特征在于：

所述DDR SDRAM控制器接口(U1B)和DDR动态存储电路连接线路中还包括匹配电阻(RN16～RN26)，

所述主时钟和IO口(U1D)和PowerPC处理器的时钟输入链路上还设置有时钟分配芯片(U43)，

所述DDR动态存储电路还包括端接电阻和电压驱动芯片(U44)，所述第一DDR SDRAM存储芯片(U2)的输入端接有端接电阻R176-R180,所述第二DDR SDRAM存储芯片(U3)的输入端接有端接电阻R171-R184。

9.根据权利要求8所述的B类LXI任意波形发生器，其特征在于：FPGA控制电路包括总线接口、命令寄存器、状态寄存器、配置寄存器、序列寄存器、波形数据缓冲单元、SDRAM控制接口、时钟逻辑电路、主控制逻辑以及模拟通道接口，

所述命令寄存器、状态寄存器以及配置寄存器均与总线接口和主控制逻辑相互连接，

所述序列寄存器和波形数据缓冲单元均与主控制逻辑和SDRAM控制接口相互连接，所述时钟逻辑电路和模拟通道接口均与主控制逻辑相互连接。