CN102509129B - 缓冲器、频率合成器和射频读写器 - Google Patents

Abstract

一种缓冲器，频率合成器及射频读写器，其中，缓冲器包括：缓冲模拟放大单元，用于模拟放大输入信号；缓冲数字输出单元，用于数字化所述模拟放大后的输入信号，生成分频数字信号。与现有技术相比，本发明的技术方案中缓冲器，通过可关闭缓冲模拟放大单元，选通信号并对其实现模拟放大，随后通过缓冲数字输出单元实现对选通信号的渐进驱动，提高扇出能力，从而降低功耗并节省芯片面积。

Description

缓冲器、频率合成器和射频读写器

技术领域

本发明涉及射频信号的信号缓冲技术，特别涉及射频识别读写器中的频率合成器中的射频信号的信号缓冲技术。

背景技术

高集成度、低成本、低功耗的射频识别(RFID，Radio FrequencyIdentification)读写器对建设智能化社会有重要的作用。如果将其集成到手机和其他各类移动终端，不仅可进一步拓展目前已逐步实施的众多射频识别应用领域，而且会产生许多全新应用领域。例如，使用者可通过手机互联网联接方便地掌握感兴趣的产品信息，集成有RFID读写器和GPS接收功能的手机可无缝隙地监督、定位和跟踪产品，从而提高消费者选择产品的灵活性以及产品供应链的管理效率。目前，一些主要的手机厂商(如诺基亚)已带头在其主要产品中采纳RFID功能，其他厂商也必将跟进。ABI Research预测2015年单在亚太地区市场就将有5千5百多万的RFID手机消费量。

目前实用的RFID技术存在五个标准体系：

1.ISO(International Standard Organization)标准体系，包括ISO/IEC 18000、ISO/IEC 14443、ISO/IEC 15693系列标准；

2.EPC Global(Electronic Product Code)标准体系；

3.源于日本的Ubiquitous ID标准体系；

4.中国信息产业部的800/900MHz频段射频识别RFID技术应用规定[5]；

5.中国联通手机2.4G频率NFC应用业务规范和中国移动通信企业标准手机支付RFID-SIM卡片基础技术方案。

按应用频率的不同，RFID技术可分为低频(LF)、高频(HF)、超高频(UHF)、微波(MW)四类；相对应的代表性频率分别为：低频135KHz以下、高频13.56MHz、超高频860M～960MHz、微波2.4GHz及5.8GHz。

RFID的应用前景广阔，是全球竞争激烈的高技术行业之一。但由于RFID全球标准、频段不统一，产品不兼容，地阻碍了各类应用的推广，因此，多频段、多标准、便携式的RFID读写器市场即将应运而生。目前，基于分立元件的RFID读写器已经全面开发，但是设备一般比较庞大、昂贵而且功耗高。最近两年，RFID读写器射频前端系统集成芯片和标签的研究，吸引了众多国内外研究人员的注意，但基本上全部是局限于单一频段和单一标准的，主要可分为HF和UHF两大阵营。

一方面，世界经济、技术正朝着全球化迅速发展，另一方面，不同国家和地方存在着日益严重的保护主义和技术/贸易壁垒；这两种因素的存在，使得开发以不变应万变的兼容产品势在必行。

因此，需要提供多标准、多频段RFID读写器的关键技术，尤其是频率合成器的多频段共享技术，使用利于大规模推广的廉价CMOS工艺制程，开发低功耗的射频收发器前端，为促进物联网技术和应用的发展、建设智能社会体系作出一份贡献。

发明内容

本发明解决的问题是，提供一种缓冲器电路，以减少功耗，节省芯片面积，进而简化频率合成器及射频识别读写器的设计、节约设计成本。

为解决上述问题，本发明提供一种缓冲器，包括：

缓冲模拟放大单元，用于模拟放大输入信号；

缓冲数字输出单元，用于数字化所述模拟放大后的输入信号，生成分频数字信号。

可选的，所述缓冲模拟放大单元可关闭。

可选的，所述缓冲数字输出单元包括，大于1个的奇数个的串联的数字缓冲器。

本发明还提供一种频率合成器，包括：

本振信号单元，用于生成本振信号；

第一除法单元，用于处理所述本振信号后，生成第一分频信号；

本振混频单元，用于处理所述本振信号和所述第一分频信号后，生成第一混频信号；

第二除法单元，用于处理所述第一混频信号后，生成第二分频信号；

第三除法单元，用于处理所述第一分频信号后，生成第三分频信号；

第三缓冲器，用于将所述第三分频信号数字化为第三分频数字信号；

其特征在于，所述第三缓冲器是缓冲器，包括：

缓冲模拟放大单元，用于模拟放大输入信号；

缓冲数字输出单元，用于数字化所述模拟放大后的输入信号，生成分频数字信号。

可选的，所述缓冲模拟放大单元可关闭。

可选的，所述缓冲数字输出单元包括，大于1个的奇数个的串联的数字缓冲器。

可选的，还包括：第四除法单元，用于处理所述第三分频数字信号，生成第四分频信号。

可选的，还包括：第五除法单元，一端与所述第三缓冲器耦接，用于数字分频所述第三分频数字信号。

本发明还提供一种射频读写器，包括：射频收发器前端模块，用于接收和发射射频信号；

数字信号处理器，用于处理数字化的所述射频收发器前端模块接收的射频信号，输出待对外发射的数字信号；其特征在于，还包括：

接收机，用于处理所述射频收发器前端模块接收到的各种频段的射频信号，将处理后的信号输出到所述数字信号处理器；

发射机，用于处理所述数字信号处理器输出的与各种频率相对应的数字信号，将处理后的信号输出到所述射频收发器前端模块；

频率合成器，用于在至少一个工作频段向所述接收机或发射机提供本振混频信号；所述本振混频信号是根据所述射频收发器前端模块的接收信号的频率或所述数字信号处理器的输出信号对应的频率锁定的；

其特征在于，所述频率合成器，包括：

本振信号单元，用于产生本振信号；

第一除法单元，用于处理所述本振信号，生成第一分频信号；

本振混频单元，用于处理所述本振信号和所述第一分频信号，生成第一混频信号；

第二除法单元，用于处理所述第一混频信号，产生第二分频信号；

第三除法单元，用于处理所述第一分频信号，产生第三分频信；

其特征在于，还包括：

第三缓冲器，用于将所述第三分频信号数字化为第三分频数字信号；

所述第三缓冲器是缓冲器，包括：

缓冲模拟放大单元，用于模拟放大输入信号；

缓冲数字输出单元，用于数字化所述模拟放大后的输入信号，生成分频数字信号。

可选的，所述缓冲模拟放大单元可关闭。

可选的，所述缓冲数字输出单元包括，大于1个的奇数个的串联的数字缓冲器。

可选的，还包括：第四除法单元，用于处理所述第三分频数字信号，生成第四分频信号。

可选的，还包括：第五除法单元，一端与所述第三缓冲器耦接，用于数字分频所述第三分频数字信号。

与现有技术相比，本发明的技术方案中缓冲器，通过可关闭缓冲模拟放大单元，选通信号并对其实现模拟放大，随后通过缓冲数字输出单元实现对选通信号的渐进驱动，提高扇出能力，从而降低功耗并节省芯片面积。

附图说明

图1是本发明的频率合成器实施方式一的功能结构图；

图2本发明的频率合成器的实施方式二的功能结构图；

图3是本发明的本振信号单元的功能结构图；

图4A是本发明的高频除法器的功能结构图；

图4B是本发明的高频除法开关单元的电路实现图；

图5A是本发明的高频混频器的功能结构图；

图5B是本发明的高频混频开关单元的电路实现图；

图6A是本发明的缓冲器的功能结构图；

图6B是本发明的缓冲器的电路实现图；

图7A是本发明的低频除法器的功能结构图；

图7B是本发明的低频除法开关单元的电路实现图；

图8是本发明所应用的射频识别读写器的功能结构图。

具体实施方式

下面结合附图和具体实施例对本发明的射频识别读写器的具体实施方式做详细的说明。

图1是本发明的频率合成器实施方式一的功能结构图。所述频率合成器13，用于生成多个频段的本振混频信号。其包括：本振信号单元131，第一除法单元132，本振混频单元133，第二除法单元134和第三除法单元135，第一信号端A和第二信号端第一子端B1，第二信号端第二子端B2和第二信号端第三子端B3。

所述本振信号单元131的一端与第一信号端A耦接，另一端分别与第一除法单元132和本振混频单元133耦接。第一除法单元132的一端与本振信号单元131耦接，另一端分别与本振混频单元133和第三除法单元135耦接。本振混频单元133的一端分别与本振信号单元131和第一除法单元132耦接，另一端分别与第二除法单元134和第二信号端第一子端B1耦接。第二除法单元134的一端与本振混频单元133的一端耦接，另一端与第二信号端第二子端B2耦接。第三除法单元135的一端与第一除法单元132耦接，另一端与第二信号端第三子端B3耦接。

所述本振信号单元131，用于生成本振信号。

所述第一除法单元132，用于处理所述本振信号后，生成第一分频信号。

所述本振混频单元133，用于处理所述本振信号和所述第一分频信号后，生成第一混频信号。

所述第二除法单元134，用于处理所述第一混频信号后，生成第二分频信号。

所述第三除法单元135，用于处理所述第一分频信号后，生成第三分频信号。

以下结合图1说明实施方式一中多个频段的本振混频信号的生成方式。

1.本振混频信号为5800MHz的生成方案

所述本振信号为3867Mhz，所述第一除法单元的分频倍数是2，所述本振混频器的工作模式为混频，所述第二除法单元关闭，所述第三除法单元关闭。

第二信号端第一子端B1无信号；第二信号端第二子端B2无信号；第二信号端第三子端B3输出所述本振混频信号。

2.本振混频信号为2450MHz的生成方案

所述本振信号为3267Mhz，所述第一除法单元的分频倍数是2，所述本振混频器的工作模式为混频，所述第二除法单元的分频倍数是2，所述第三除法单元关闭。

第二信号端第一子端B1无信号；第二信号端第二子端B2输出所述本振混频信号；第二信号端第三子端B3无信号。

3.本振混频信号为900MHz的生成方案

所述本振信号为3600Mhz，所述第一除法单元的分频倍数是2，所述本振混频器关闭，所述第二除法单元关闭，所述第三除法单元的分频倍数是2。

第二信号端第一子端B1输出所述本振混频信号；第二信号端第二子端B2无信号；第二信号端第三子端B3无信号。

图2是本发明的频率合成器的实施方式二的功能结构图。所述频率合成器，用于生成多种频段的本振混频信号。其包括：

本振信号单元131，第一除法单元132，本振混频单元133，第一缓冲单元1330，第二除法单元134，第二缓冲单元1340，第三除法单元135，第三缓冲单元1350，第四除法单元136，第五除法单元137和第六除法单元138；

第一信号端A；第二信号端第一子端B1，第二信号端第二子端B2，第二信号端第三子端B3，第二信号端第四子端B4，第二信号端第五子端B5；第二信号端B。

所述本振信号单元131的一端与第一信号端A耦接，另一端分别与第一除法单元132和本振混频单元133耦接。第一除法单元132的一端与本振信号单元131耦接，另一端分别与本振混频单元133和第三除法单元135耦接。本振混频单元133的一端分别与本振信号单元131和第一除法单元132耦接，另一端分别与第二除法单元134和第一缓冲单元1330耦接。第一缓冲单元1330的一端与本振混频单元133耦接，另一端与第二信号端第一子端B1耦接。第二除法单元134的一端与本振混频单元133的一端耦接，另一端与第二缓冲单元1340耦接。第二缓冲单元1340的一端与第二除法单元134耦接，另一端与第二信号端第二子端B2耦接。第三除法单元135的一端与第一除法单元132耦接，另一端分别与第三缓冲单元1350耦接。第三缓冲单元1350的一端与第三除法单元135耦接，另一端分别与第二信号端第三子端B3和第四除法单元136和第五除法单元137耦接。第四除法单元136的一端与第三缓冲单元1350耦接，另一端与第二信号端第四子端B4耦接。第五除法单元137的一端与第三缓冲单元1350耦接，另一端与第六除法单元138耦接。第六除法单元138的一端与第五除法单元137耦接，另一端与第二信号端第五子端B5耦接。

所述本振信号单元131，用于生成本振信号；

所述第一除法单元132，用于处理所述本振信号后，生成第一分频信号；

所述本振混频单元133，用于处理所述本振信号和所述第一分频信号后，生成第一混频信号；

所述第一缓冲单元1330，用于数字化所述第一混频信号，生成第一分频数字信号；

所述第二除法单元134，用于处理所述第一混频信号后，生成第二分频信号；

所述第二缓冲单元1340，用于数字化所述第二分频信号，生成第二分频数字信号；

所述第三除法单元135，用于处理所述第一分频信号后，生成第三分频信号；

所述第三缓冲单元1350，用于将所述第三分频信号数字化为第三分频数字信号；

所述第四除法单元136，用于处理所述第三分频数字信号，生成第四分频信号；

所述第五除法单元137，用于处理所述第三分频数字信号，生成第五分频信号；

所述第六除法单元138，用于处理所述第五分频信号，生成第六分频信号。

以下结合图2说明实施方式二中多个频段的本振混频信号的生成方式。

1.本振混频信号为5800MHz的生成方案

所述本振信号为3867Mhz；

所述第一除法单元132的分频倍数是2；

所述本振混频单元133的工作模式为混频，第一缓冲单元1330导通；

所述第二除法单元134关闭，第二缓冲单元1340关闭；

所述第三除法单元135关闭，第三缓冲单元1350关闭；

第四除法单元136关闭；

第五除法单元137导通，第六除法单元138关闭；

第二信号端第一子端B1输出所述本振混频信号；第二信号端第二子端B2无信号；第二信号端第三子端B3无信号；输出所述本振混频信号；第二信号端第四子端B4无信号；第二信号端第五子端B5无信号；

第二信号端B输出来自第二信号端第一子端B1输出的所述本振混频信号。

2.本振混频信号为2450MHz的生成方案

所述本振信号为3267Mhz；

所述第一除法单元132的分频倍数是2；

所述本振混频单元133的工作模式为混频，第一缓冲单元1330关闭；

所述第二除法单元134的分频倍数是2，第二缓冲单元1340导通；

所述第三除法单元135关闭，第三缓冲单元1350关闭；

第四除法单元136关闭；

第五除法单元137导通，第六除法单元138关闭；

第二信号端第一子端B1无信号；第二信号端第二子端B2输出所述本振混频信号；第二信号端第三子端B3无信号；输出所述本振混频信号；第二信号端第四子端B4无信号；第二信号端第五子端B5无信号；

第二信号端B输出来自第二信号端第二子端B2输出的所述本振混频信号。

3.本振混频信号为900MHz的生成方案

所述本振信号为3600Mhz；

所述第一除法单元132的分频倍数是2；

所述本振混频单元133的工作模式为关闭，第一缓冲单元1330关闭；

所述第二除法单元134关闭，第二缓冲单元1340关闭；

所述第三除法单元135的分频倍数是2，第三缓冲单元1350导通；

第四除法单元136关闭；

第五除法单元137导通，第六除法单元138关闭；

第二信号端第一子端B1无信号；第二信号端第二子端B2无信号；第二信号端第三子端B3输出所述本振混频信号；第二信号端第四子端B4无信号；第二信号端第五子端B5无信号；

第二信号端B输出来自第二信号端第四子端B3输出的所述本振混频信号。

4.本振混频信号为433MHz的生成方案

所述本振信号为3464Mhz；

所述第一除法单元132的分频倍数是2；

所述本振混频单元133的工作模式为关闭，第一缓冲单元1330关闭；

所述第二除法单元134关闭，第二缓冲单元1340关闭；

所述第三除法单元135的分频倍数是2，第三缓冲单元1350导通；

第四除法单元136的分频倍数是2；

第五除法单元137导通，第六除法单元138关闭；

第二信号端第一子端B1输出所述本振混频信号；第二信号端第二子端B2无信号；第二信号端第三子端B3无信号；第二信号端第四子端B4输出所述本振混频信号；第二信号端第五子端B5无信号；

第二信号端B输出来自第二信号端第四子端B4输出的所述本振混频信号。

5.本振混频信号为13.56MHz的生成方案

所述本振信号为3471Mhz，

所述第一除法单元132的分频倍数是2；

所述本振混频单元133的工作模式为关闭，第一缓冲单元1330关闭；

所述第二除法单元134关闭，第二缓冲单元1340关闭；

所述第三除法单元135的分频倍数是2，第三缓冲单元1350导通；

第四除法单元136关闭；

第五除法单元137导通且分频倍数是32，第六除法单元的分频倍数是2；

第二信号端第一子端B1无信号；第二信号端第二子端B2无信号；第二信号端第三子端B3无信号；第二信号端第四子端B4无信号；第二信号端第五子端B5输出所述本振混频信号；

第二信号端B输出来自第二信号端第五子端B5输出的所述本振混频信号。

在本发明的实施方式中的，所述第一除法单元132，所述第二除法单元134，所述第三除法单元135是可关闭的高频除法器；

所述本振混频单元133是可关闭的高频混频器；

所述第一缓冲单元1330，所述第二缓冲单元1340和第三缓冲单元1350是可关闭的缓冲器。

所述第四除法单元136和所述第六除法单元138是可关闭的低频除法器；

所述第五除法单元137是数字除法器；

在本发明的实施例中，采用对称设计以保证I/Q正交信号幅度和相位平衡。并在空端上接假人单元(Dummy)以保证I/Q正交信号幅度和相位平衡。

图3是本发明的本振信号单元的功能结构图。所述本振信号单元131包括：压控振荡器1312和小数分频频率合成器1311。压控振荡器1312在小数分频频率合成器1311的配合下生成本振信号。所述本振信号的范围可变，中心频率是3567MHz，频率范围是16.8％。

在本发明的实施方式中，所述高频除法器是对频率为1GHz以上高频信号进行分频的模拟除法器，它不仅有数字除法器分频功能，还能保证其高频性能。

图4A是可关闭的高频除法器的功能结构图。所述可关闭的高频除法器包括：除法开关单元GPK和高频除法单元GPC。

所述高频除法开关单元GPK和所述高频除法单元GPC耦接。

所述除法开关单元GPK，用于控制所述高频除法单元GPC的工作状态。当所述除法开关单元断开时，所述高频除法单元GPC处于关闭工作状态；当所述除法开关单元导通时，所述高频除法单元GPC处于分频工作状态。

所述高频除法单元GPC，用于在所述除法开关单元导通时，实现对本振信号的分频。

图4B是高频除法开关单元的电路实现图。

所述高频除法开关单元，包括：电流源I，第一高频MOS管GPM1，第二高频MOS管GPM2，第三高频MOS管GM3；第一高频控制信号端GPIN1和第二高频电流源信号端GPIN2。

所述第一高频MOS管GPM1的漏极与所述电流源I耦接，栅极分别与所述第二高频MOS管GPM2的栅极所述第三高频MOS管GPM3的漏极耦接，源极接地，且栅漏连接。

所述第二高频MOS管GPM2的栅极分别与所述第一高频MOS管GPM1的栅极和所述第三高频MOS管GPM3的漏极耦接，漏极与所述高频除法单元GPC耦接，源极接地。

所述第三高频MOS管GPM3的栅极与所述第一高频控制信号端GPIN1耦接，漏极分别与所述第一高频MOS管GPM1的栅极和第二高频MOS管GPM2的栅极耦接，源极接地。

当第一高频控制信号端GPIN1输入高电平时，所述第三高频MOS管GPM3导通，使得来自第二高频电流源信号端GPIN2的电流源信号无法流入到所述高频除法单元GPC。此时，所述高频开关单元GPK处于断开状态，进而关闭所述高频除法器。

当第一高频控制信号端GPIN1输入低电平时，所述第三高频MOS管GPM3关断，使得来自第二高频电流源信号端GPIN2的电流源信号流入到所述高频除法单元GPC。此时，所述高频开关单元GPK处于导通状态，进而导通所述高频除法器。

在本发明的实施方式中，所述高频混频器是通过两种不同频率的高频信号产生第三频率的信号。所述高频信号是指高于1GHz频率的信号。所述第三频率信号为所述两种不同频率输入信号频率的相加或相减来产生，所述相加或相减，通过所述高频混频器的输出端电感电容滤波器实现。

图5A是可关闭的高频混频器的功能结构图。所述高频混频器包括：高频开关单元GPK，高频混频单元GPH。

所述混频开关单元GPK与所述高频混频单元GPH耦合。

所述高频开关单元GPK，在高频混频器中，用于控制所述高频混频单元GPH的工作状态。当所述高频开关单元GPK断开时，所述高频混频单元GPH处于关闭工作状态；当所述高频开关单元GPK导通时，所述高频混频单元GPH处于混频工作状态。

所述高频混频单元GPH，用于在所述高频开关单元导通时，实现混频处理。

图5B是高频混频器的高频开关单元的电路实现图。所述高频开关单元GPK与图4B的高频除法器的高频开关单元GPK具有相同的电路实现方式及原理，相关说明参见关于图4B的说明，不作赘述。

在本发明的实施方式中，所述缓冲器，用于数字化输入信号。

图6A是本发明的缓冲器的功能结构图。所述缓冲器包括：缓冲模拟放大单元13322，缓冲数字输出单元13321。

所述缓冲数字输出单元13321与所述缓冲模拟放大单元13322耦接。

所述缓冲模拟放大单元13322，用于对输入信号进行模拟放大，并用于控制所述缓冲器的开关工作状态。

所述缓冲数字输出单元13321，用于处理所述缓冲模拟放大单元13322的输出信号，并对所述输出信号进一步缓冲、放大后输出。

所述缓冲器，先对输入信号进行模拟放大，然后对模拟放大后的信号进行数字缓冲、放大。同时，可以通过关闭所述缓冲器，实现关闭该路信号的输出。

图6B是本发明的缓冲器的电路实现图。所述缓冲模拟放大单元13322，包括：信号第一信号输入端IN1，第二信号输入端IN2，第三信号输入端IN3，第四信号输入端IN4；信号输入端OUT；电容C1，自偏置电阻R1，电压控制单元VC，第一PMOS管M1，第二PMOS管M2，第一NMOS管M3，第二NMOS管M4，反相器T1。

所述电容C1的一端是第一信号输入端IN1，另一端分别于自偏置电阻R1，第二PMOS管M2的栅极，第一NMOS管M3的栅极耦接；

自偏置电阻R1的一端分别与电容C1，第二PMOS管M2的栅极，第一NMOS管M3的栅极耦接，另一端分别与第二PMOS管M2的漏极，第一NMOS管M3的漏极耦接；

电压控制单元VC的一端分别是第三输入端IN3和第四输入端IN4，另一端与第一PMOS管M1的源极耦接。

第一PMOS管M1，源极与电压控制单元VC耦接，栅极是第二信号端IN2，漏极与第二PMOS管M2的源极耦接。

第二P MOS管M2，源极与第一PMOS管M1耦接，栅极与电容C1耦接，漏极分别与自偏置电阻R1和第一NMOS管M3的漏极耦接。

第一NMOS管M3，漏极分别于自偏置电阻R1和第二P MOS管M2的漏极耦接，栅极与电容C1耦接，源极与第二NMOS管M4耦接。

第二NMOS管M4，漏极与第一NMOS管M3源极耦接，栅极与反相器T1的输出端耦接，源极接地。

反相器T1，输入端是第二输入端IN2，输出端是第二NMOS管M4的栅极。

在本发明的实施方式中，第一信号端IN1输入待处理的信号，电容C1用于对所述待处理的信号隔离直流信号通过交流信号，第二PMOS管M2和第一NMOS管M3的用于配合对所述待处理的信号模拟放大，并将模拟放大后的信号传输到所述第一数字缓冲器T2的输入端。所述第一数字缓冲器T2的输入端的信号的相位与第一信号端IN1的输入信号的相位的信号相反。

自偏置电阻R1用于稳定第二PMOS管M2和第一NMOS管M3的栅极与漏极端的直流偏置。

电压控制单元VC用于根据第一PMOS管M1的实际工作情况，对第一PMOS管M1的源极输入电压进行补偿。在第一PMOS管M1维持在良好的工作状态下时，第四信号端IN4的输入的电源信号即可满足其工作要求，如3V，但在第一PMOS管M1的工作状态不理想的状态下，通过第三信号端IN3输入数字控制信号，启动电压控制单元VC给予电压补偿，使得第一PMOS管M1的源极电压升高，如3V升高至4V，进而使得所述第一数字缓冲器T2的输入端的信号维持在相对恒定的数值而不受第一PMOS管M1的性能波动的影响。

第一PMOS管M1，第二NMOS管M4在第二信号端IN2输入的数字信号的控制下，通过反相器T1的配合，实现对所述缓冲器的开关控制。当IN2输入高电平时，第二NMOS管M4在反相器T1的配合下接收到相位相反的信号，第一PMOS管M1第二NMOS管M4均处于关断状态；所述当IN2输入低电平时第二NMOS管M4在反相器T1的配合下接收到相位相反的信号，第一PMOS管M1第二NMOS管M4均处于导通状态。

在本发明的实施方式中，所述缓冲数字输出单元13321，用于对模拟放大后的信号进一步缓冲、放大。包括：第一数字缓冲器T2，第二数字缓冲器T3和第三数字缓冲器T4。

所述第一数字缓冲器T2，第二数字缓冲器T3和第三数字缓冲器T4是数字缓冲器。所述数字缓冲器，用于渐进驱动，提高扇出能力，所述第一数字缓冲器T2到第三数字缓冲器T4的器件的输出功率逐渐增大，以达到最终的扇出能力来驱动下一级负载。

第一数字缓冲器T2的输入端分别与第二PMOS管M2的漏极，第一NMOS管M3的漏极，自偏置电阻R1耦接；输出端与第二数字缓冲器T3耦接。

第二数字缓冲器T3的输入端与第一数字缓冲器T2的输出端耦接；输出端与第三数字缓冲器T4的输入端耦接。

第三数字缓冲器T4的输入端与第二数字缓冲器T3的输出端耦接；输出端是输出端OUT。

在其它实施例中，所述数字缓冲器的数量还可以根据需要获得的信号强度选择其它大于1的奇数，如5个、7个等。选择奇数个数字缓冲器，是因为数字缓冲器本身是反相器，奇数个数字缓冲器的作用在于保证输出端OUT的信号相位与第一信号端IN1的相位一致。

本发明的实施方式中选择3个，在其它实施方式中，可以根据需要放大的倍数选择更多奇数个数字缓冲器串联后组成所述缓冲数字输出单元13321。

本发明的技术方案中缓冲器，通过可关闭缓冲模拟放大单元，选通信号并对其实现模拟放大，随后通过缓冲数字输出单元实现对选通信号的渐进驱动，提高扇出能力，从而降低功耗并节省芯片面积。

在本发明的实施方式中，所述第四除法单元，第六除法单元是低频除法器。所述低频除法器是对在频率在1GHz以下输入信号进行分频的除法器。由于输入信号的频率较低可以使用功耗降低的CMOS电路。

图7A是本发明的低频除法器的功能结构图。所述低频除法器包括，低频开关单元DPK和低频除法单元DPC。

所述低频开关单元DPK与所述低频除法单元DPC耦接。

所述低频开关单元DPK，用于控制所述低频除法器的工作状态。当所述低频开关单元DPK断开时，所述低频除法器处于关闭状态。当所述低频开关单元DPK导通时，所述低频除法器处于分频状态。

所述低频除法单元DPC，用于在低频开关单元DPK导通时，实现分频处理。

图7B是本发明的低频开关单元的电路实现图。所述低频开关单元DPK包括：控制信号输入端DPIN1，电压信号输入端DPIN2和MOS管DPM1。

所述MOS管DPM1的栅极与所述控制信号输入端DPIN1耦接，源极与所述电压信号输入端DPIN2耦接，漏极与所述低频除法单元DPC耦接。

所述控制信号输入端DPIN1用于输入数字控制信号。

所述电压信号输入端DPIN2用于输入支持所述低频除法单元DPC工作的电压信号。

所述MOS管DPM1，用于根据来自所述控制信号输入端DPIN1数字信号，实现所述低频开关单元DPK的关断或导通。

当所述控制信号输入端DPIN1输入低电平时，所述MOS管DPM1导通。此时，所述低频开关单元DPK导通，进而所述低频除法器处于分频工作状态。

当所述控制信号输入端DPIN2输入高电平时，所述MOS管DPM1关断。此时，所述低频开关单元DPK关断，进而所述低频除法器处于关闭工作状态。

在本发明的实施方式中，所述第五除法器是数字除法器。所述数字除法器是，对频率为1GHz以下信号进行分频的数字器件。由于频率较低，可以使用功耗降低的CMOS电路组成的数字除法器实现分频。同时，由于负载为数字电路，负载较小，后续不需要增加器件实现驱动。

图8是本发明所应用的多频段射频读写器的功能结构图。所述多频段射频识别读写器1用于处理接收到的射频信号，并输出射频信号。其包括射频收发器前端模块10、接收机11、发射机12、频率合成器13、数字信号处理器14。可选的，还包括能源管理器15。

射频收发器前端模块10分别与接收机11、发射机12耦接。接收机11的第一端与射频收发器前端模块10耦接，第二端与数字信号处理器14耦接，第三端与频率合成器13耦接。发射机12的第一端与射频收发器前端模块10耦接，第二端与数字信号处理器14耦接，第三端与频率合成器13耦接。频率合成器13的一端与数字信号处理器14耦接，另一端分别与接收机11、发射机12耦接。数字信号处理器14的一端与接收机11耦接，另一端与发射机12耦接。能源管理器15分别与接收机11、发射机12、频率合成器13、数字信号处理器14耦接。

所述射频收发器前端模块10，用于接收和发射射频信号。其是耦合电感或是天线。在接收、发射0.135-13.56MHz频率信号时，使用耦合电感；在接收、发射非0.135-13.56MHz频段信号时使用天线。

所述数字信号处理器14，用于处理数字化的所述射频收发器前端模块10接收的射频信号，输出待对外发射的数字信号。

所述频率合成器13，用于在至少一个工作频段向所述接收机11或发射机12提供本振混频信号；所述本振混频信号是根据所述射频收发器前端模块10的接收信号的频率或所述数字信号处理器14的输出信号对应的频率锁定的。当射频信号输入到所述接收机11时，所述频率合成器13对所有频段进行搜索后锁定最强信号频率，确定为当前工作频段，并输出与当前工作频段相应的混频信号。

比如，频率合成器13首先输出工作频段为13.56MHz时对应的本振混频信号，后，由数字信号处理器14判断是否能通过接收机11接收到13.56MHz的射频信号，如果能接收到所述对应频段的接收信号，则由发射机12输出同一信号进行接收和发射通讯；如果数字信号处理器14判断没有13.56MHz的射频信号，则通过频率合成器13输出下一频段对应的本振混频信号，比如433MHz，并由数字信号处理器14判断是否能通过接收机11接收到对应频段的射频信号，直到能收到所述对应频段的射频信号为止。

所述接收机11，用于处理所述射频收发器前端模块10接收到的各种工作频段的射频信号，将处理后的信号输出到所述数字信号处理器14。所述工作频段的射频信号，通过对应的低噪声放大后与所述频率合成器13输出的对应的本振混频信号下变频混频，滤波去除干扰并数字化后，输出至数字信号处理器14。

所述发射机12，用于处理所述数字信号处理器14输出的与各种工作频段相对应的数字信号，将处理后的信号输出到所述射频收发器前端模块10。所述工作频段相对应的数字信号从数字信号处理器14输出后，转换成模拟信号再滤波去除干扰，当发射信号对应为433MHz及以上频率时，与频率合成器13输出的对应本振混频信号一起上变频混频，然后功率驱动放大并输出到对应的射频收发器前端模块10；当发射信号对应为0.135-13.56MHz频率时，转化成模拟信号并滤波后，直接功率驱动放大后输入射频收发器前端模块10。

可选的，所述能源管理器15，负责给接收机11、发射机12、频率合成器13、数字信号处理器14提供能源。

所述射频识别RFID读写器工作原理是：

接收并处理各频段信号时，其通过射频收发器前端模块10接收的具体频段的信号锁定当前工作频段，按频率低噪声放大后，与频率合成器13输出的相应的本振混频信号下变频混频，随后滤波消除干扰，将模拟信号转换成数字信号，输入数字信号处理器14。

处理并发射各频段信号时，其通过数字信号处理器14输出待发射特定频率数字信号，转换成模拟信号后，滤波去除干扰，当工作频段是433MHz及以上频段时，根据不同的工作频段，所述待发射特定频率数字信号与频率合成器13输出的相应本振混频信号上变频混频后，按不同的工作频段进行相应的功率驱动放大，最后输出到射频收发器前端模块10；当发射频段是0.135-13.56MHz时，因为调制信号的载波波形由数字信号处理器14直接合成，所以模拟信号经滤波后直接被功率驱动放大，最后输出到射频收发器前端模块10。

在本实施例中，不同工作频段的信号不同时接收、发射及处理，在确保性能的前提下最大限度的共享。

与现有技术相比，本发明的技术方案中的缓冲器，通过可关闭缓冲模拟放大单元，选通信号并对其实现模拟放大，随后通过缓冲数字输出单元实现对选通信号的渐进驱动，提高扇出能力，从而降低功耗并节省芯片面积。

以上公开了本发明的多个方面和实施方式，本领域的技术人员会明白本发明的其它方面和实施方式。本发明中公开的多个方面和实施方式只是用于举例说明，并非是对本发明的限定，本发明的真正保护范围和精神应当以权利要求书为准。

Claims (10)

1.一种频率合成器，包括：

本振信号单元，用于生成本振信号；

第一除法单元，用于处理所述本振信号后，生成第一分频信号；

本振混频单元，用于处理所述本振信号和所述第一分频信号后，生成第一混频信号；

第二除法单元，用于处理所述第一混频信号后，生成第二分频信号；

第三除法单元，用于处理所述第一分频信号后，生成第三分频信号；

第三缓冲器，用于将所述第三分频信号数字化为第三分频数字信号；

其特征在于，所述第三缓冲器是缓冲器，包括：

缓冲模拟放大单元，用于模拟放大输入信号；

缓冲数字输出单元，用于数字化所述模拟放大后的输入信号，生成分频数字信号。

2.如权利要求1所述的频率合成器，其特征在于，所述缓冲模拟放大单元可关闭。

3.如权利要求1所述的频率合成器，其特征在于，所述缓冲数字输出单元包括，大于1个的奇数个的串联的数字缓冲器。

4.如权利要求1至3之任一所述的频率合成器，其特征在于，还包括：

第四除法单元，用于处理所述第三分频数字信号，生成第四分频信号。

5.如权利要求1至3之任一所述的频率合成器，其特征在于，还包括：

第五除法单元，一端与所述第三缓冲器耦接，用于数字分频所述第三分频数字信号。

6.一种射频读写器，包括：

射频收发器前端模块，用于接收和发射射频信号；

数字信号处理器，用于处理数字化的所述射频收发器前端模块接收的射频信号，输出待对外发射的数字信号；其特征在于，还包括：

接收机，用于处理所述射频收发器前端模块接收到的各种频段的射频信号，将处理后的信号输出到所述数字信号处理器；

发射机，用于处理所述数字信号处理器输出的与各种频率相对应的数字信号，将处理后的信号输出到所述射频收发器前端模块；

频率合成器，用于在至少一个工作频段向所述接收机或发射机提供本振混频信号；所述本振混频信号是根据所述射频收发器前端模块的接收信号的频率或所述数字信号处理器的输出信号对应的频率锁定的；

其特征在于，所述频率合成器，包括：

本振信号单元，用于产生本振信号；

第一除法单元，用于处理所述本振信号，生成第一分频信号；

本振混频单元，用于处理所述本振信号和所述第一分频信号，生成第一混频信号；

第二除法单元，用于处理所述第一混频信号，产生第二分频信号；

第三除法单元，用于处理所述第一分频信号，产生第三分频信号；

第三缓冲器，用于将所述第三分频信号数字化为第三分频数字信号；

所述第三缓冲器是缓冲器，包括：

缓冲模拟放大单元，用于模拟放大输入信号；

缓冲数字输出单元，用于数字化所述模拟放大后的输入信号，生成分频数字信号。

7.如权利要求6所述的射频读写器，其特征在于，所述缓冲模拟放大单元可关闭。

8.如权利要求6所述的射频读写器，其特征在于，所述缓冲数字输出单元包括，大于1个的奇数个的串联的数字缓冲器。

9.如权利要求6至8任一所述的射频读写器，其特征在于，还包括：

第四除法单元，用于处理所述第三分频数字信号，生成第四分频信号。

10.如权利要求6至8任一所述的射频读写器，其特征在于，还包括：

第五除法单元，一端与所述第三缓冲器耦接，用于数字分频所述第三分频数字信号。

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