CN102498552A - 使用脉冲序列退火方法将薄膜固相再结晶的方法 - Google Patents

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Abstract

本发明实施例提供使用多个电磁能量脉冲将薄膜固相再结晶的方法。在一个实施例中,可使用本发明方法通过将多个能量脉冲传递至结晶晶种区域或层来退火整个基板表面或基板表面的选择区域以再结晶非晶层,其中在结晶晶种区域或层上沉积有所述非晶层,使得所述非晶层具有如下方结晶晶种区域或层的相同晶粒结构及晶体定向。

Description

使用脉冲序列退火方法将薄膜固相再结晶的方法
发明背景
发明领域
本发明的实施例一般涉及制造半导体器件的方法。更具体地说,本发明涉及热处理基板的方法。
相关技术的描述
集成电路(IC)市场持续地需要更大的存储容量、更快的切换速度以及更小的特征结构尺寸。工业上主要采用的步骤之一是将在大熔炉中批式处理硅晶片改成在小腔室中单一晶片处理以符合这些需求。在这种单一晶片处理期间,晶片通常被加热至高温使得可在限定于晶片中的多个IC器件中产生多种化学及物理反应。
可相对于块体半导体基板(诸如,硅晶片)和绝缘层上覆硅(SOI)基板中之一或二者来制造集成电路。形成SOI基板的一种方法包括在绝缘体上外延生长单晶硅。外延硅单晶晶片由于绝佳的特性而已被广泛地使用来作为制造分立的半导体、双极IC等的晶片。外延硅单晶晶片由于绝佳的软性误差(soft error)和锁定(latch up)特性,也广泛地被使用在微处理器单元或闪存器件中。不幸地,外延生长的硅倾向形成结晶缺陷(诸如错位和层叠缺失),而可能在所得制造的器件中或器件之间导致不希望的漏电。此外,外延生长技术因为需要在基板与覆层之间具有紧密的晶格匹配而具有非常缓慢的生长速率,因而大大地减少了产量并造成较高的运作花费。
因此,需要有一种可有效地在基板上形成高质量单晶层的改良方法。
发明内容
本发明实施例可提供使用一种使用一系列序列能量脉冲的电磁能量将薄膜固相再结晶的方法。明确地说,本发明实施例提供一种将沉积在基板上的层相转变的方法,包含以下步骤:在所述基板上沉积绝缘层;在所述绝缘层的期望区中形成一晶种区域,所述晶种区域具有呈第一相结构的第一材料;在所述晶种区域及所述绝缘层的至少一部分上沉积具有第二相的第一材料层;以及使用所述晶种区域作为晶种,朝向所述晶种区域的表面引导多个电磁能量脉冲维持一段足以再结晶及转化所述第一材料层的时间,其中所述晶种区域的所述表面上沉积有所述第一材料层,以使所述第一材料层自所述第二相结构转为所述第一相结构并具有如下方所述晶种区域的相同晶粒结构及晶体定向。
本发明实施例也提供一种在基板上外延生长结晶层的方法,所述方法包含以下步骤:在所述基板上沉积第一绝缘层;在所述第一绝缘层中形成第一晶种区域,所述第一晶种区域具有呈结晶态的第一材料;在所述第一晶种区域及所述第一绝缘层的至少一部分上沉积呈非晶态的第一材料的第一层;在第一材料的所述第一层上沉积第二绝缘层;在所述第二绝缘层中形成第二晶种区域,所述第二晶种区域具有呈结晶态的第一材料;在所述第二晶种区域及所述第二绝缘层的至少一部分上沉积呈非晶态的第一材料的第二层;使用所述第一晶种区域作为晶种,朝向所述第一晶种区域的表面引导多个第一电磁能量脉冲维持一段足以再结晶及转化第一材料的所述第一层的时间,其中所述第一晶种区域的所述表面上沉积有第一材料的所述第一层,以使第一材料的所述第一层自非晶态转为结晶态并具有如下方所述第一晶种区域的相同晶粒结构及晶体定向;以及使用所述第二晶种区域作为晶种,朝向所述第二晶种区域的表面引导具有不同于所述第一电磁能量的波长及脉冲数量的第二电磁能量维持一段足以再结晶及转化第一材料的所述第二层的时间,其中所述第二晶种区域的所述表面上沉积有第一材料的所述第二层,以使第一材料的所述第二层自非晶态转为结晶态并具有如下方所述第二晶种区域的相同晶粒结构及晶体定向。
本发明实施例还提供一种在基板上外延生长单晶硅层的方法,所述方法包含以下步骤:在所述基板的表面上沉积绝缘层;在所述绝缘层的期望区中形成过孔,其中使用单晶硅材料填充所述过孔;在所述过孔及所述绝缘层的至少一部分上沉积非晶硅层;以及使用在所述过孔中的所述单晶硅材料作为晶种,朝向所述过孔的表面引导多个电磁能量脉冲以外延再生长所述非晶硅层,其中所述非晶硅层位于所述过孔的所述表面上,使得所述非晶硅层再结晶以具有如下方所述单晶硅材料的相同晶粒结构及晶体定向。
附图简要说明
通过参照上述实施例与发明内容的说明,可详细理解本发明的前述特征,其中部分实施例图示于附图中。然应注意的是,附图仅说明了本发明的典型实施例,因而不应视为对本发明范围的限制,亦即本发明可具有其他等效实施方式。
图1A图示激光退火设备的示意等角图,所述设备适于将能量投射在本文所述实施例的基板的界定区域上。
图1B图示根据本发明实施例图示于图1A中的激光退火设备的示意图。
图2A至图2C图示将自能量源传递至退火区域的能量脉冲调整为时间函数的多种实施例,以获得改良的热对比及退火工艺结果。
图3为图示根据本发明的一个实施例的工艺的流程图。
图4A至图4G图示基板在图3中所示工艺的各个阶段的示意截面图。
图5为基板的俯视图,图示一或多个结晶晶种区域彼此间隔开来并遍布绝缘层,所述绝缘层形成在非晶层下方。
图6为图示根据本发明另一实施例的工艺的流程图。
图7A至图7L图示基板在图6中所示工艺的各个阶段的示意截面图。
为了容易理解,已尽可能指定使用相同的元件符号来代表各图中的相同元件。可预期一个实施例中的一些元件和特征结构可有益于结合在其他实施例中,而无需多加说明。
具体描述
本发明一般提供使用多个电磁能量脉冲将薄膜固相再结晶的方法。在一个实施例中,可使用本发明的方法通过将多个能量脉冲传递至非晶层所沉积的结晶晶种区域或层上来退火整个基板表面或基板表面的选定区域以再结晶所述非晶层,使所述非晶层具有如下方结晶晶种区域或层的相同晶粒结构或晶体定向。如后文所述,退火工艺一般包括以一系列的序列能量脉冲来传递足够的能量以诱导非晶层的受控结晶,使用下方区域实质上纯且有序(pure ordered)的晶体作为晶种,使得具有新排列的晶体或晶粒的单晶层遍及非晶层逐渐形成。
图1A图示本发明一个实施例的等角视图,可用来实行本发明。在一个实施例中,能量源20适于在基板10的限定区域或退火区域12上投射能量,以优先在退火区域12中退火某一期望区域。在一个实施例中,如图1A中所示,基板中仅有一或多个限定区域(诸如退火区域12)在任何给定时间下暴露于来自能量源20的辐射。在本发明的一方面中,基板10的单一区域相继暴露于自能量源20传递的期望量能量,以使基板的期望区域优先退火。在一个实例中,通过相对电磁辐射源的输出来移动基板(例如,传统X-Y平台、精密平台)及(或)相对基板平移辐射源的输出,相继暴露基板表面上的一个区域。一般而言,使用一或多个传统电致动器17(例如,线性马达、导螺杆及伺服马达)来控制基板10的移动及位置,其中所述一或多个传统电致动器可为单独精密平台的一部分(未示出)。可使用来支撑且定位基板10的传统精密平台以及热交换装置15可购自加州罗内特帕克市的Parker Hannifin公司。在另一实施例中,同时相继暴露整个基板10的表面(例如,相继暴露所有的退火区域12)。
在图示于图1A的一方面中,退火区域12(及传递至退火区域的辐射)经调整尺寸以匹配裸片(die)13(例如,在图1A中图示40个“裸片”)或形成在基板表面上的半导体器件(例如,存储器芯片)的尺寸。在一方面中,退火区域12的边界经对准且经调整尺寸以贴合限定各裸片13的边界的“刻痕”线或“刻划”线10A。在一个实施例中,在执行退火工艺之前,使用通常出现在基板表面上的对准标记及其他传统技术将基板对准至能量源20的输出,使得退火区域12可适当地对准至裸片13。相继布置退火区域12使得所述退火区域12仅重叠在裸片13间的诸如刻划线或刻痕线的固有的未使用间隙/边界中,减少了基板上器件形成的区域中能量重叠的需要,且由此减小了重叠退火区域间的工艺结果的差异。因此,由于可将相继布置的退火区域12间所传递能量的任何重叠减到最少,因改变基板关键区域暴露至能量源20传递的能量而产生的工艺差异量减到最小。在一个实例中,各个相继布置的退火区域12为尺寸约22mm乘约33mm的矩形区域(例如,面积726平方毫米(mm2))。在一方面中,形成在基板表面上的各个相继布置的退火区域12的面积介于约4mm2(例如2mm×2mm)至约1000mm2(例如,25mm×40mm)之间。应理解退火区域12的尺寸可取决于工艺方案所需来调整。如下文所述,在一个实施例中,退火区域12的尺寸可经调整以匹配形成在绝缘层中或绝缘层正表面上的结晶晶种区域的尺寸。在一个实例中,退火区域12的尺寸可经调整以处理具有约30nm2至约60nm2之间的表面积的晶种区域。在一个实例中,晶种区域可包含许多遍布绝缘层或在绝缘层边缘布置的晶种区域。
应注意,退火区域12的边缘的形状可为不背离本发明如本文所述的范围的任何形状。一般而言,期望能将具有每单位时间均匀能量密度(例如,瓦/(平方毫米·秒)(W/(mm2·s))的能量脉冲傳遞至整個退火区域12,使得在退火区域12的所有部分的退火工艺是均匀的。举例来说,期望能将具有小于约5%的均匀性的能量脉冲传递至整个退火区域12,其中均匀性是根据将标准差除以平均值来测量。
能量源20一般适于传递电磁能量以优先退火基板表面特定的期望区域。电磁能量的典型来源包括(但不限于):光辐射源(例如激光或闪光灯)、电子束源、离子束源及(或)微波能量源。在一方面中,将基板10暴露至激光的多个能量脉冲,其中所述激光在期望的一段时间内以一或多个适当波长发出辐射。在一方面中,调配(tailor)能量源20的多个能量脉冲,使得横跨退火区域12传递的能量及(或)在脉冲时间内所传递的能量为最佳化,而不会熔化或几乎不会熔化已沉积在基板表面上的区域或特定层(例如,在本发明实施例中的非晶硅层),但传递足够能量以促进非晶层410的外延再生长(自结晶晶种区域的表面逐渐生长)。因此,在退火区域下方的结晶晶种区域的大部分被激活且传播通过所述非晶层,从而使沉积在结晶晶种区域上的非晶层再结晶。以此方式,各个脉冲完成微退火(micro-anneal)循环,在靠近无序退火区域的底部处导致有序晶体的一些晶格面的外延生长。同时,来自能量源20的多个能量脉冲可受控调整,使得传递传递至整个退火区域12的能量能够在非晶层中自一个晶格面或自小群晶格面中同时去除大量的损害。
在一个实施例中,调谐能量源20的波长使得辐射的大部分被设置在基板10上的层所吸收。对于在含硅层上执行的退火工艺而言,例如,辐射的波长可小于约800nm,且可在深紫外线(UV)、红外线(IR)或其他期望波长下传递。在一个实施例中,能量源20是强光源(诸如激光),适于以介于约500nm至约11微米之间的波长传递辐射。在另一实施例中,能量源20可为特征为多个辐射发射灯(诸如氙、氩或氪放电灯)的钨丝卤素灯或闪光灯。在此例子中,可使用快门来管理脉冲(将在下文讨论)。在所有例子中,在退火工艺中使用的能量脉冲一般历时相对短的时间,诸如约1纳秒(ns)至约10毫秒(ms)的数量级。
图1B为图1A中的设备的示意侧视图。功率源102耦接至能量源20。在一个实施例中,能量源20包含能量产生器104(能量产生器104可为如以上所述的光源)和光学器件108。能量产生器104经配置以产生能量并将所述能量引导至光学组件108中,所述光学组件108转而依期望调整能量的形状以便将能量传递至基板10。光学组件108一般包含透镜、滤光器、镜子等,可经配置以聚焦、极化、去极化、滤波或调整由能量产生器104产生的能量的相干性(coherency),以传递均匀的能量柱至退火区域12。光学组件108的实例进一步详细地揭露于2007年7月31所申请的美国专利申请号11/888,433(标题为“APPARATUS AND METHOD OF IMPORVING BEAN SHAPING ANDBEAM HOMOGENIZATION”,所述专利申请的全文并入本文参考。
为了传递能量脉冲,能量产生器104可含有脉冲激光,所述脉冲激光经配置而以单一波长或同时以两个波长来发射光。在一个实施例中,能量产生器104可包含Nd:YAG激光,具有一或多个内部频率转换器以致使激光头以不同激光频率来发射光。或者,能量产生器104可经配置以同时发射三个或更多个波长,或进一步替代地或此外地以提供可调波长(wavelength-tunable)输出。在一个实例中,使用在能量产生器104中的激光头是Q开关式(Q-switched)以发射短、强脉冲,其中脉冲历时时间为(例如)1纳秒至1秒的范围。
在一个实施例中,为了实现脉冲激光,设备可含有开关106。开关106可以为能在1微秒(μs)或更短时间内开启或关闭的快速快门。或者,开关106可以为光学开关,诸如不透明晶体,当临界强度的光照射到不透明晶体时,所述不透明晶体将在小于1μs的时间内变得透明。在一些实施例中,光学开关可经配置以在小于1ns内改变状态。光学开关通过中断朝向基板引导的电磁能量的连续射束来产生脉冲。通过控制器21来操作开关,且开关可设在能量产生器104的外侧,诸如所述开关耦接至或紧固至能量产生器104的输出区,或开关可设在能量产生器104的内侧。在替代实施例中,能量产生器可通过电子装置来切换。控制器21可经配置以如需要切换功率源102的开关,或可提供电容器110使得所述电容器110可由功率源充电并通过控制器21的电路激发而放电至能量产生器104。借助电容器的电开关是一种自开关(self-switching),因为电容器110提供的能量降低至特定的功率阀值时,能量产生器104将停止产生能量。当电容器110由功率源102充电时,随后所述电容器110可放电至能量产生器104以产生另一能量脉冲。在一些实施例中,可配置电开关以在1纳秒内切换功率开关。
在一个实施例中,如图1所示,可期望在热处理期间通过使基板10的表面与热交换装置15的基板支撑表面16热接触来控制基板的温度。热交换装置15通常适于在退火工艺之前或退火工艺期间加热及(或)冷却基板。在此配置中,可使用热交换装置15(诸如可得自加州圣塔克拉拉应用材料公司的传统基板加热器)来改良基板退火区域的处理后的性质。一般而言,将基板10放置在处理腔室(未示出)(含有热交换装置15)的封闭处理环境(未示出)中。内部放有基板的处理环境在处理期间可被抽空或含有适合于所需工艺的气体。例如,本发明实施例可使用在需要提供特定气体至腔室的沉积工艺或注入工艺中。所述气体可为反应性,诸如用于沉积工艺的前驱物,或非反应性,诸如通常使用在传统热处理中的惰性气体。
在一个实施例中,可在执行退火工艺之前预热基板,使得渐增的退火能量的需求减到最少,这样做可减少由于快速加热或冷却基板而引起的任何应力且也可使基板的退火区的缺陷密度减到最小。在图1A所示的一方面中,热交换装置15含有电阻加热元件15A与温度控制器15C,适于加热设置在基板支撑表面16上的基板。温度控制器15C联通控制器21。在一方面中,期望预热基板至介于约20℃至约750℃之间的温度。在一方面中,其中基板是由含硅材料所形成,期望预热基板至介于约20℃至约500℃之间的温度。
在另一实施例中,期望在处理期间冷却基板以减少任何由于退火工艺期间添加能量至基板产生的内部扩散。在需要渐进熔化基板的工艺中,随后的冷却可增加再生长速度,这可增加处理期间多个区域的非晶化。在一方面中,热交换装置15含有一或多个流体通道15B及低温冷却器15D,适于冷却设置在基板支撑表面16上的基板。在一方面中,传统低温冷却器15D(与控制器21联通)适于通过一或多个流体通道15B传递冷却流体。在一方面中,期望冷却基板至介于约-240℃至约20℃之间的温度。
控制器21(图1A)通常经设计以便于本文所述的热处理技术的控制及自动化,且通常控制器21可包括中央处理单元(CPU)(未示出)、存储器(未示出)、及支持电路(或I/O)(未示出)。CPU可为使用在工业设备中用于控制各种工艺及硬件(例如,传统电磁辐射检测器、马达、激光硬件)及监控工艺(例如,基板温度、基板支撑件温度、来自脉冲激光的能量、检测器信号)的任何形式计算机处理器中的一种。存储器(未示出)连接至CPU且可为一或多个可读存储器,诸如随机存取存储器(RAM)、只读存储器(ROM)、软盘、硬盘或任何其他形式的本地或远程数字储存器。可在存储器内编码并存储软件指令和数据以指示CPU。支持电路(未示出)也连接至CPU而以传统方式支持处理器。支持电路可包括传统缓存器、电源、时钟电路、输入/输出电路、子系统等。可通过控制器读取程序(或计算机指令)来判定在基板上可执行何种任务。较佳地,程序可由控制器的软件读取且包括编码以监控和控制基板位置、在各个电磁脉冲中传递的能量、一或多个电磁脉冲的时序、各脉冲以时间为函数的强度和波长、基板多个区域的温度及上述的组合。
如上所述,能量源20一般适于传递电磁能量以优先熔化基板10的特定期望区域。电磁能量的典型来源可包括(但不限于):光学辐射源、电子束源、离子束源和(或)微波能量源。在本发明的一个实施例中,能量源20适于传递光学辐射(诸如激光)以选择性将基板的期望区域加热到熔点。在一方面中,基板10暴露至激光的能量脉冲,且所述激光以一或多个适当波长发出辐射,且所发出的辐射具有期望能量密度(W/cm2)和(或)脉冲历时时间以增强特定期望区域的优先熔化。对于在含硅基板上实行的激光退火工艺而言,辐射的波长通常小于约800nm。在任一例子中,退火工艺通常发生在基板的给定区域上而历时相对短的时间,诸如约1秒或更短的数量级。在退火工艺使用的期望波长和脉冲轮廓可鉴于基板的材料性质并根据激光工艺的光和热模拟来决定。
图2A至图2C图示自能量源20传递至退火区域12(图1)的能量脉冲属性的多种实施例,其中能量脉冲属性经调整为时间的函数以获得改良的热对比及退火工艺结果。在一个实施例中,期望以时间的函数改变激光脉冲的形状,及(或)改变传递能量的波长以增强欲熔化的基板区域的热输入,并使至其他区域的热输入减到最少。在一方面中,也可期望能改变传递至基板的能量。
图2A图示呈梯形的电磁辐射脉冲(例如,脉冲201)。在此例子中,在脉冲201的两个区段(例如202及204)中,传递的能量是以时间为函数改变。尽管图2A图示脉冲201轮廓或形状(其中能量相对于时间以线性方式改变),由于以脉冲传递的能量的时间差异可(例如)具有二次、三次或四次塑形曲线,此图并不意欲将本发明范围限制于此。在另一方面中,以时间为函数呈脉冲传递的能量的轮廓或形状可为二阶、三阶或指数形曲线。在另一实施例中,在处理期间使用具有不同形状(例如,矩形和三角形调制脉冲,正弦和矩形调制脉冲、矩形、三角形和正弦调制脉冲等)的脉冲可以是有利的,以获得期望的退火结果。
在图2A所示的实施例中,调整区段202的斜率、脉冲201的形状、区段203的形状、在功率值的时间(例如,区段203位在能量值E1)、区段204的斜率以及(或)区段204的形状以控制退火工艺。应注意,由于考虑粒子和工艺结果差异,一般不希望使材料在退火区域内汽化。因此期望调整能量脉冲的形状以快速地将退火区域的温度提升至目标温度而不使所述区域过热并造成粒子汽化。在一个实施例中,如图2C所示,可调整脉冲201的形状使得所述脉冲201的形状具有多个区段(例如,区段202、203A、203B、203C及204)而使用来快速将退火区域提升至目标温度且随后保持材料在所述温度一段期望时间(例如t1),同时防止材料在退火区域内汽化。时间的长度、区段的形状和各脉冲区段的历时时间可随尺寸、熔化深度以及退火区域中含有的材料改变而改变。
在一个实施例中,在不同的时间点将两个或更多个电磁辐射脉冲传递至基板的区域,使得基板表面上的区域的温度可轻易地受到控制。图2B图示两个脉冲201A及201B的图形,两个脉冲201A及201B间隔一段时间或周期(t)来传递,以选择性加热基板表面上的特定区域。在此配置中,通过调整相继脉冲间的周期,可轻易地控制基板表面上的区域所达到的尖峰温度。例如,通过减少脉冲间的周期(t)或频率,传递第二脉冲201B之前在第一脉冲201A中传递的热量将有较少时间得以分散,这样将造成在基板中达到的尖峰温度高于当增加脉冲间的周期时所达到的温度。通过以此方式调整周期,可轻易地控制能量及温度。在一方面中,可期望确保各脉冲自身不具有足够能量使基板达到目标温度,但多个脉冲的结合使退火区域12达到目标温度。相对于传递单一能量脉冲,这种传递多个脉冲(诸如,两个或更多个脉冲)的工艺将倾向减少基板材料所经受的热冲击。热冲击可导致基板损害及产生粒子,粒子的产生将于后续在基板上施行的处理步骤中产生缺陷。
图3为图示根据本发明一个实施例的工艺300的流程图。图4A至图4G图示基板在图3所示的工艺300的各个阶段的示意截面图。在步骤302,如图4A所示,绝缘层402形成在基板400的正表面404上。基板可具有或不具有如晶体管之类的半导体器件设置于所述基板中。在一个实施例中,绝缘层402为介电层,诸如氧化物或氮化物。在一个实例中,绝缘层为形成在含硅基板的正表面上的氧化硅层。可使用传统热氧化工艺来形成绝缘层,所述传统热氧化工艺为诸如熔炉退火工艺、快速热氧化工艺、大气压或低压CVD工艺、等离子体增强CVD工艺、PVD工艺、原子层沉积(ALD)、蒸发技术,或使用喷涂(sprayed-on)、旋涂(spin-on)、滚涂(roll-on)、网印或其他相似类型的沉积工艺。在一个实施例中,绝缘层为厚度介于约
Figure BPA00001522639500101
至约
Figure BPA00001522639500102
之间的氧化硅层。应理解上述绝缘层的讨论并非意欲限制于本文所述的发明的范围中。可基于处理方案的需要采用任何其他介电材料,所述介电材料为诸如二氧化硅、碳化硅(SiCx)、氧化铝(AlOx)、氮化硅(SiNx)、氮氧化硅及(或)诸如SiOxCy的掺杂碳的硅氧化物,例如可购自加州圣塔克拉拉应用材料公司的BLACKDIAMOND低k介电材料或类似材料。
一般而言,本文所使用的术语“基板”,代表可由具有一些自然导电能力的任何材料或经改性以提供导电性的材料形成的物体。典型的基板材料包括(但不限于)半导体(例如硅(Si)和锗(Ge)),以及其他展现半导体性质的化合物。这类半导体材料一般包括III-V族化合物及II-VI族化合物。代表性的III-V族半导体化合物包括(但不限于)砷化镓(GaAs)、磷化镓(GaP)及氮化镓(GaN)。一般而言,术语“半导体基板”包括块体半导体基板以及具有沉积层沉积于基板上的基板。为此,在某些半导体基板中通过本发明方法处理的沉积层是通过生长同质外延(例如,硅上硅)或异质外延(例如,硅上GaAs)所形成的。例如,本发明方法可使用异质外延方法形成的砷化镓基板以及氮化镓基板。相似地,也可应用本发明方法在绝缘基板(例如,绝缘层上覆硅“SOI”基板)上形成的相对薄的结晶硅层上形成集成器件,诸如薄膜晶体管(TFT)。虽然并未在图中示出,应理解基板表面可含有特征结构,例如晶体管结、过孔、接触件、接线、或任何其他互连切面(例如,垂直或水平互连)。本文所使用的“基板表面”代表任何执行膜沉积的基板表面。例如,基板表面可包括先前所述的绝缘层。
在步骤304,在绝缘层402的期望位置中形成过孔或通孔(through hole)。在一个实施例中,如图4B中所示,使用选择材料去除工艺(例如湿蚀刻或干蚀刻型工艺)来选择性蚀刻绝缘层402,直到开口406达到期望厚度d1,暴露基板400上表面的一部分。在一个实施例中,开口406的厚度d1介于约50埃
Figure BPA00001522639500111
至约1,000埃
Figure BPA00001522639500112
之间。在一个实施例中,在绝缘层402上形成光刻胶图案之后,可使用光刻胶图案作为蚀刻掩模来形成开口406。应理解,开口406可延伸至下方的基板400中,或者开口406的厚度小于如图示d1的厚度,而不会暴露基板400上表面的一部分,只要当待填充开口406的结晶晶种材料(随后将被沉积在后续的步骤中)自一系列的电磁辐射序列脉冲接收到足够能量时便足以引发非晶层的再结晶。
在步骤306,如图4C中所示,在绝缘层402上和开口406中沉积具有结晶基底材料的结构的结晶晶种层408。在一个实施例中,使用传统沉积工艺来形成结晶晶种层408,传统沉积工艺诸如化学气相沉积(CVD)、等离子体增强CVD、原子层沉积(ALD)或其他类似工艺。随后,在步骤308,如图4D中所示,使用化学机械研磨(CMP)来平坦化基板400的正表面404,从而获得填充有结晶晶种材料的开口406。或者,可通过选择性外延生长工艺来形成结晶晶种层408,所述选择性外延生长工艺诸如气相外延工艺、液相外延工艺或分子束外延工艺等。在此情形中,结晶晶种层408一般自基板经由开口406暴露的表面生长以获得实质上单晶、无缺陷层。在一个实施例中,结晶晶种层408具有实质上与绝缘层402的厚度(意即,d1)相同的厚度。在任一种情况中,以实质相同于绝缘层402的厚度的结晶晶种材料来填充开口406,产生结晶晶种区域408。结晶晶种区域408一般充当为提供结晶源的晶种,当自电磁辐射的一系列序列脉冲接收到足够能量时(如后文将讨论的脉冲序列退火工艺),自所述结晶源开始待沉积于所述结晶晶种区域408上的非晶层410的外延再生,并且非晶层410的外延再生向四面八方传播,诸如横向分散至遍及非晶层表面,从而在基板表面上形成呈结晶相的期望材料层。
在一个实施例中,结晶晶种区域408为具有期望表面积的柱状形式。在一个实施例中,结晶晶种区域408的表面积介于约30nm2至约60nm2之间。在一个实例中,结晶晶种区域408的表面积约50nm2。在另一实施例中,结晶晶种区域408的表面积介于约726mm2至约1000mm2之间。虽然在图4C中绝缘层402内只有一个开口406,但在一些实施例中,具有超过一个开口406可以是有利的,开口406具有结晶晶种材料填充所述开口406中。在一个实施例中,一或多个结晶晶种区域408位于绝缘层402的边缘区。在另一实施例中,一或多个结晶晶种区域408遍布绝缘层402表面间隔散布。图5为基板400的俯视图,图示形成于非晶层410下方并遍布绝缘层402间隔散布的一或多个结晶晶种区域408。应理解,结晶晶种区域408的形式并非意欲限制为上述特定形式或形状,当使用如上述的脉冲序列退火工艺处理时,只要结晶晶种区域408的排列有利于非晶层的固相再结晶的整体速度,所述非晶层将沉积在结晶晶种区域408及绝缘层402上。例如,结晶晶种区域408可为量子点形式、多个点的期望图案或任何预定形状。或者,结晶晶种材料可以位于绝缘层402上方的层的形式呈现。在此情况中,结晶晶种层可具有适合的厚度,介于约50埃
Figure BPA00001522639500121
至约1,000埃之间,或者结晶晶种层可具有任何取决于处理方案所需的期望厚度。
在一个实施例中,结晶晶种区域408可含有单晶硅。在另一实施例中,结晶晶种区域408可含有单晶锗。或者,结晶晶种区域408可含有SixGe1-x合金或其他可展现半导体性质的化合物。这类半导体化合物一般包括掺杂或未掺杂的III-V族化合物或II-VI族化合物。适当的IV族元素或化合物实例包括锗、锗化硅和碳化硅。适当的III-V族化合物实例包括锑化镓、砷化镓、氮化镓、磷化镓、锑化铝、砷化铝、氮化铝、磷化铝、锑化铟、砷化铟、氮化铟、磷化铟及上述物质的三元或四元化合物。适当的II-VI族化合物实例包括硒化锌、硫化锌、硒化钙、硫化钙及上述物质的三元或四元化合物。或者,在一个实施例中,结晶晶种区域408可含有II-VI族或III-V族的二元化合物、II-VI族或III-V族的三元化合物、II-VI族或III-V族的四元化合物,或上述化合物的混合物或上述化合物的组合物。取决于应用所需,如后文所述,为了充当待形成在绝缘层402和结晶晶种层408上方的非晶层的磁性介质源,结晶晶种区域408可含有金属、类金属或磁性金属,所述磁性金属诸如铁(Fe)、钴(Co)、镍(Ni)和上述金属的合金。
在步骤310,非晶层410沉积在基板400的正表面404上,覆盖结晶晶种区域408及至少一部分的绝缘层402。在一方面中,如图4E中所示,非晶层410遍布结晶晶种区域408及绝缘层402的正表面沉积。在一个实施例中,非晶层410可含有一般与形成在结晶晶种区域408中的材料匹配的非晶材料。例如,当结晶晶种区域408含有锗材料时,非晶层410可为非晶锗层。或者,当结晶晶种区域408含有硅材料时,非晶层410可为非晶硅层。
可使用传统沉积工艺来形成非晶层410,所述传统沉积工艺诸如化学气相沉积(CVD)、等离子体增强化学气相沉积(PECVD)或诸如热线化学气相沉积(HWCVD)或原子层沉积(ALD)的其他相似类型的沉积工艺。非晶层410可具有相对薄或任何期望的厚度。在一个实施例中,所形成的非晶层410具有介于约50埃至约1,000埃
Figure BPA00001522639500132
之间的厚度。在一个实例中,所形成的非晶层410具有约200埃
Figure BPA00001522639500133
的厚度。
在步骤312,将使用多个电磁辐射脉冲412或脉冲序列退火工艺的退火工艺传递至基板400的正表面404的区域,或一次传递至基板的整个正表面404。来自微退火激光脉冲序列的能量促进非晶层410的一些单层的外延再生,渐进地从单晶表面再结晶化非晶层410。本文的脉冲序列退火工艺一般通过协同图1A及图1B所述的设备执行,允许多个相同的电磁辐射脉冲传递至基板,各脉冲完成单一微退火工艺而在期望深度中在1毫秒(ms)或更短时间内,加热基板数个微米深或基板的数个原子层至亚熔化(submelt)温度,诸如对硅基板加热至约1300℃,且随后允许所赋予能量在晶体晶格内完整地耗散,使得受影响的晶格层的温度回到靠近受控预热温度的低温。预热温度表示在传递第一脉冲之前维持基板的温度,且预热温度可介于约400℃至约800℃之间。在各微退火循环中,没有束缚于晶体晶格的原子被略微移出原子半径。因为没有自传递脉冲接收到足够的能量,那些束缚于晶格的原子通常不会移动。在此方式中,各微退火循环将个别填隙原子移动至期望的晶格位置。当填隙原子填充晶格位置时,其他未安置的填隙原子经由基板扩散,直到在晶体晶格内找到期望位置。以此方式,可使用脉冲序列退火(Pulse Train Annealing,此后称“PTA”)来控制晶体晶格内的填隙原子的原子位置。因此,可使用PTA工艺在原子长度尺度下于半导体器件内控制原子的移动。
在一个实施例中,使用多个电磁辐射脉冲412或脉冲序列退火的退火工艺传递至所形成的结晶晶种区域408的表面(意即,在结晶晶种区域408与非晶层410之间的界面)维持一段期望时间,各脉冲经配置为在基板的至少一部分上执行微退火工艺,如上所述及图4F所示。典型的电磁能量源包括(但不限于)光学辐射源、电子束源及(或)微波能量源。
在一个实施例中,采取短暂脉冲(short-duration pulse)形式来发射能量,各脉冲历时约1纳秒(ns)至约1秒。在一个实施例中,脉冲历时时间可介于约10纳秒至约20毫秒之间。在一个实施例中,各脉冲一般将以至少10毫瓦(mW)(诸如介于约10mW至10W之间)的能量值传递约0.2J/cm2至约100J/cm2能量密度。在一个实施例中,例如,通过各脉冲传递的能量密度为约0.5J/cm2。选择用于脉冲的光波长以在基板的晶体晶格内致使原子移动最佳化,促进非晶层410的外延再生。在本发明的一些实施例中,能量脉冲是在红外线光谱的波长范围内传递。其他实施例使用的脉冲光是在UV光谱的范围内或结合不同光谱的波长。用于脉冲的能量或光波长可取决于结晶晶种区域408的深度以及非晶层410的材料或厚度而改变。在一个实施例中,(例如)当非晶层410含有非晶硅时,光可具有能产生高于约1,410℃的温度的能量,此后非晶硅可在这温度熔化。
如上所述,使用多个脉冲来促进非晶层410的外延再生。可使用数目自10至100,000个的多个脉冲使原子在约单一晶格平面或约一个原子的距离至数个晶格平面或至数个原子距离的范围内产生移动。在一个实施例中,可使用至少30个脉冲(诸如介于约30至约100,000个之间的脉冲)来退火及再结晶非晶层410。在另一实施例中,使用至少50个脉冲(诸如介于约50至约100,000个之间的脉冲)来退火及再结晶非晶层410。在另一实施例中,使用至少70个脉冲(诸如介于约70至约100,000个之间的脉冲)来退火及再结晶非晶层410。在另一实施例中,使用至少100个脉冲诸如介于约100至约100,000个之间的脉冲)来退火及再结晶非晶层410。在另一实施例中,使用至少介于约10,000至约70,000个之间的脉冲(例如约50,000个脉冲)来退火及再结晶非晶层410。如上所述,各脉冲完成一个完整的微退火循环。在施加下一个脉冲之前,允许能量脉冲在基板内完全耗散而使移动停止。以此方式调整脉冲的数量可控制原子在非晶层的晶体晶格内的重新排列。
不受限于理论,一般认为撞击基板表面的各个脉冲将在晶体晶格内产生振动,所述振动穿过基板400传播。如果脉冲间的时间间距短于耗散各个脉冲传递的热所需的时间,那么热会堆积在晶格中,且升高晶格的温度。然而,如果所传递的脉冲间的时间间距太长,各脉冲的添加效应将无法致使基板中的温度升高,且因此各脉冲的热效应将会局限在晶体晶种区域408的区,或只在基板表面下方的区,例如高达约100埃或表面的更下方,取决于脉冲的历时时间和强度。因此,加热基板至低于基板熔点的温度,但高到足以允许晶格原子重新排列以及非晶层的再生长。在一个实施例中,通过对基板表面传递介于约0.2J/cm2至约100J/cm2之间的能量脉冲所带给晶体晶格的振动能量,可在各脉冲结束之后在约1微秒内以热的形式耗散且辐射出去。应理解,本文所述在半导体基板上执行激光退火工艺所需的能量可非常的大。例如,在8纳秒至10纳秒(ns)的脉冲历时时间下,自能量源传递的能量剂量可介于约1焦耳至约10焦耳之间,等同于在各脉冲内对退火区域传递介于约100MW至约1,250MW之间的平均总功率。如果退火区域具有介于约4mm2至约1000mm2之间的面积,那么平均能量密度将介于约0.1MW/mm2至约313MW/mm2之间。虽然各脉冲较佳传递相等的能量,在一些实施例中,根据预定配方(recipe)改变传递脉冲的能量(例如,以期望的图案斜升或下降)可以是有利的。
应理解,可取决于结晶晶种区域及期望的移动量来调谐电磁辐射的强度和波长。使用的能量波长范围一般从微波(例如约3厘米)经由可见光至深紫外线(例如约150纳米(nm))。可在激光应用中使用范围自约300nm至约1000nm范围的波长,诸如小于约800nm的波长。由于激光退火工艺的效果取决于待被退火材料对能量源传递的能量的透射、吸收及反射,可调谐传递能量的波长(λ)或多个波长,使得所述波长可在基板中传递期望数量的能量至期望深度。因此,非晶层410越薄,穿透非晶层410所需的电磁辐射波长越短。以此方式,可以按照深度选择方式使非晶层外延再生长。
通过传递多个相同的电磁辐射脉冲,上述的脉冲序列退火工艺允许在非晶层410内控制原子移动的原子能级,其中各脉冲执行完整的微退火循环。在步骤314,传递至结晶晶种区域408表面或由结晶晶种区域408吸收的电磁辐射的各个脉冲,在结晶晶种区域408表面处或附近提供原子能量,自此开始非晶层410的外延再生,并且所述非晶层410的外延再生传播至四面八方,诸如横向遍布非晶层410的表面,使得非晶层410逐渐再结晶并具有如下方结晶晶种区域408的相同晶粒结构及晶体定向,如图4G所示。
虽然本文所述的晶种区域是结晶相,应理解本发明的概念也可应用至不同相的晶种区域,所述不同相诸如为多晶形。在以多晶形晶种材料填充开口406的一个实施例中,当自一系列的电磁辐射序列脉冲接收足够的能量时(例如,上述的PTA工艺),多晶形晶种区域将提供结晶源,自此开始多晶形晶种的生长,并且所述多晶形晶种的生长传播遍及沉积于所述多晶形晶种区域上的非晶层,从而在基板表面上以多晶相形成期望的材料层。
图6为根据本发明另一实施例图示工艺600的流程图。图7A至图7L图示基板在图6中所示的工艺600的各个阶段的示意截面图。由于描述于步骤602至步骤610的工艺步骤相似于上述协同步骤302至步骤310实行的工艺,个别的工艺步骤将不在此重新讨论。
在步骤612,第二绝缘层702形成在非晶层410上。第二绝缘层702可含有相似于绝缘层402的介电材料。在步骤612执行的沉积工艺及步骤一般相同于上述协同步骤302所执行的工艺。第二绝缘层702可具有或不具有与绝缘层402相同的厚度,取决于处理方案所需。
在步骤614,使用选择材料去除工艺(所述选择材料去除工艺一般相同于协同步骤304执行的工艺)来选择性蚀刻第二绝缘层702,直到开口706达到期望厚度d2,暴露出非晶层410的上表面的一部分,如图7G所示。在一个实施例中,开口706的厚度d2介于约50埃
Figure BPA00001522639500161
至约1,000埃
Figure BPA00001522639500162
之间。应理解,开口706可如图示具有小于厚度d2的厚度,而不暴露出非晶层410上表面的一部分。
在步骤616,如图7H所示,在第二绝缘层702上和开口706中沉积第二结晶晶种层708(所述第二结晶晶种层708具有结晶基底材料)。在步骤616所执行的第二结晶晶种层708的形成一般相同于上述协同步骤306所执行的工艺。随后,在步骤618,如图7I所示,使用CMP或相似工艺来平坦化基板400的正表面404,使得获得填充结晶晶种材料的开口706。或者,可通过上述协同步骤306的选择性外延生长工艺来形成第二结晶晶种层708。在一个实施例中,第二结晶晶种层708(图7I)可具有实质上相同于第二绝缘层702的厚度(意即,d2)的厚度。在任一种方式中,以实质上相同于第二绝缘层702的厚度的结晶晶种材料来填充开口706,产生第二结晶晶种区域708。
在一个实施例中,第二结晶晶种区域708为柱状、层状、量子点形式或任何其他期望的点图案,或具有如上述协同步骤308的相似情况(例如,表面积或厚度)的形状。同理,第二结晶晶种区域708如图5中所示具有超过一个区域可以是有利的,当自一系列的电磁辐射序列脉冲(例如,先前所述的脉冲序列退火工艺)接收足够能量时,得以增加待被沉积在第二结晶晶种区域708上的第二非晶层的固相再结晶速度。
取决于处理方案所需,在一个实施例中,第二结晶晶种区域708可含有相似于结晶晶种区域408的材料或化合物的材料或化合物。例如,当结晶晶种区域408含有硅材料时,第二结晶晶种区域708可含有锗材料,或反之亦然。在一个实施例中,第二结晶晶种区域708可含有与结晶晶种区域408的材料或化合物不同的材料或化合物。在一个实施例中,第二结晶晶种区域708可含有单晶硅。在另一实施例中,第二结晶晶种区域708可含有单晶锗。或者,第二结晶晶种区域708可含有硅锗。在又另一实施例中,第二结晶晶种区域708可如先前所述实例含有掺杂或未掺杂的IV族元素或化合物、III-V族化合物或II-VI族化合物或实质上由掺杂或未掺杂的IV族元素或化合物、III-V族化合物或II-VI族化合物构成。第二结晶晶种区域708可含有金属、类金属或诸如铁(Fe)、钴(Co)、镍(Ni)及上述金属的合金的磁性材料,以作为待形成在第二绝缘层702及第二结晶晶体区域708上的非晶层的磁性介质源。
在步骤620,在基板400的正表面404上沉积第二非晶层710,覆盖第二绝缘层702的至少一部分以及第二结晶晶种区域708。在一方面中,如图7J所示,遍布第二结晶晶种区域708的上表面及第二绝缘层702沉积第二非晶层710。在一个实施例中,第二非晶层710可含有一般匹配形成在第二结晶晶种区域708中的材料的非晶材料。例如,当第二结晶晶种区域708含有锗材料时,第二非晶层710可为非晶锗层。或者,当第二结晶晶种区域708含有硅材料时,第二非晶层710可为非晶硅层。
在图7J所示的实施例中,当非晶层410及结晶晶种区域408形成在结构的较低位置时,第二非晶层710及第二结晶晶种区域708形成在结构的较高位置。在一个实施例中,第二非晶层710与第二结晶晶种区域708一般平行并相对于非晶层410及结晶晶种区域408。在第二结晶晶种区域708与结晶种区域408为柱状、点状形式或任何期望形状时,从结构上方俯视时,第二结晶晶种区域708可对准结晶晶种区域408或未对准结晶晶种区域408。虽然本文并未示出,应理解取决于应用所需,基板400下方及(或)第二绝缘层702与非晶层410之间可有诸如晶体管之类的其他半导体器件。
可使用一般与协同步骤310所执行的工艺相同的沉积工艺来形成第二非晶层710。在一个实施例中,第二非晶层710可具有相对薄的厚度或期望厚度。在一个实施例中,所形成的第二非晶层710的厚度介于约50埃
Figure BPA00001522639500171
至约1,000埃
Figure BPA00001522639500172
之间。在一个实例中,第二非晶层710的厚度约200埃
Figure BPA00001522639500173
然而,应理解可取决于处理方案所需而沉积不同厚度。
在步骤622,将使用多个脉冲的电磁辐射能量711或脉冲序列退火的退火工艺传递至基板400的正表面404的区域,或同时传递至基板的整个正表面404。此处所述的脉冲序列退火工艺一般以相同于协同步骤312执行的工艺的方式传递。然而,由于激光退火工艺的效果取决于待被退火材料对能量源传递的能量的透射、吸收及反射,因此可调谐传递能量的波长(λ)或多个波长,使得所述波长可在基板中传递期望数量的能量以达到期望深度。应注意,各光子传递的能量也可随着波长(E=hc/λ)的函数改变,且因此波长越短,各光子传递的能量越大。在一些例子中,某些材料(诸如硅)具有随着厚度和波长而改变的吸收限(absorption edge),限制基板材料所吸收的波长。因此,取决于制成基板的材料的厚度及类型,可改变发出的辐射的波长以对基板实现期望的能量传递而使损害减到最小并促进基板的暴露区域的均匀加热。以此方式,当使用多层结晶晶种层及非晶层时,如图7J所示的实施例,为了传递期望能量以在基板内达到期望深度而不熔化目标层下方的层,取决于材料的厚度及类型,可调整多个电磁辐射脉冲的能量或波长。
在采用多个层的实施例中,例如图7J所示的结构,一系列的电磁辐射能711序列脉冲可以小于约1064nm的波长传递能量至结晶晶种区域408,或所述能量被结晶晶种区域408的表面所吸收,而在结晶晶种区域408表面处或附近提供原子能量,自所述结晶晶种区域408表面处或附近开始沉积于所述结晶晶种区域408上的非晶层410的外延再生长,并且所述非晶层410的外延再生长传播到四面八方,诸如横向遍布非晶层410的表面。退火的目的是使用结晶晶种区域408作为晶种,以便使遍布非晶层410的原子重新排序在晶体晶格中的规则位置处,使得非晶层410逐渐地再结晶并具有如下方结晶晶种区域408的相同晶粒结构及晶体定向。步骤622中图示以及图7K中所示的转化硅层标为元件符号410’。随后,一系列的电磁辐射711序列脉冲经调适以小于约800nm的波长将能量传递至第二结晶晶种区域708表面或被第二结晶晶种区域708表面所吸收,自所述表面开始结晶晶种的生长,并且所述结晶晶种的生长传播到四面八方,诸如横向遍布第二非晶层710的表面,从而再结晶第二非晶层710。转化硅层在步骤624中及图7L中标为元件符号710’。在一个实例中,自电磁能量源传递至第二结晶晶种区域708的电磁能量的波长为约532nm。在又另一实例中,自电磁能量源传递至第二结晶晶种区域708的电磁能量的波长为约216nm或约193nm。在本发明的一方面中,Q开关Nd:YAG(掺杂钕的钇铝石榴石)激光适于以介于约266nm至约1064nm之间的波长传递能量。尽管脉冲的时序、历时时间、轮廓(例如,能量相对于时间)及脉冲的数目与上述协同步骤312所实施的条件类似,但可视工艺方案所需调整这些参数。例如,取决于期望的结晶晶种区域的深度及移动量,施加至结晶晶种区域408的电磁能量介于约30个脉冲至约10,000个脉冲之间,而施加至第二结晶晶种区域708的电磁能量介于约10,000个脉冲至约100,000个脉冲之间,或反之亦然。
应理解,本发明并非意欲限制于所述的两个结晶晶种区域及两个非晶层。由于可通过改变能量脉冲的轮廓以深度选择方式再生长非晶层,因此可采用任何数量的层。在具有多层的结构的例子中(例如,两个或更多个结晶晶种区域及非晶层),先前已经经过再结晶的非晶层可变成邻近的一非晶层(但未结晶)的新结晶晶种源,从而增加再结晶工艺的整体速度。
应理解,图示于图4和图7中的步骤的数量及顺序并非意欲将本发明的范围限制于本文所述,由于可添加一或多个步骤,可在不背离本文所述发明的基本范围下删除及(或)重新排序步骤。例如,在图7J及图7K所示的实施例中,可首先以短波长(例如介于约266nm至约532nm之间)将一系列的能量序列脉冲传递至第二结晶晶种区域708的表面,且随后以长波长(例如介于约800nm至约1064nm之间)将一系列的能量序列脉冲传递至结晶晶种区域408的表面。或者,可在沉积第二绝缘层702之前,使用脉冲序列退火工艺处理第一非晶层410,使得第二绝缘层702及第二结晶晶种层708形成在已经再结晶的第一非晶层410上。此外,虽然图示的电磁能量被传递至结晶晶种区域所在的地方,在一些实施例中,可以实质覆盖结构整个正表面的方式来传递电磁能量。
虽然前述是针对本发明实施例,但可在不背离本发明的基本范围情况下,设计出其他及进一步的实施例,并且本发明的范围由以下的权利要求书确定。

Claims (15)

1.一种将沉积在基板上的层相转变的方法,所述方法包含:
在所述基板上沉积绝缘层;
在所述绝缘层的期望区中形成晶种区域,所述晶种区域具有呈第一相结构的第一材料;
在所述绝缘层的至少一部分和所述晶种区域上沉积具有第二相的第一材料层;以及
使用该晶种区域作为一晶种,朝向所述晶种区域的表面引导多个电磁能量脉冲维持一段足以再结晶及转化所述第一材料层的时间,其中所述晶种区域的所述表面上沉积有所述第一材料层,以使所述第一材料层自所述第二相结构转为所述第一相结构并具有如下方所述晶种区域的相同晶粒结构及晶体定向。
2.如权利要求1所述的方法,其中所述第一相结构为结晶形或多晶形且所述第二相结构为非晶形。
3.如权利要求1所述的方法,其中电磁能量的各脉冲具有小于熔化或几乎熔化所述第一材料层的一部分所需的能量。
4.如权利要求3的方法,其中所施加的所述多个电磁能量脉冲是介于至少约30个脉冲至至少约100个脉冲之间,并且其中各脉冲具有约0.2J/cm2至约100J/cm2的相同能量,且各脉冲历时约1纳秒至约1秒的相同时间。
5.如权利要求1所述的方法,其中所述多个电磁能量脉冲是以约490nm至约1100nm的范围间的波长传递。
6.如权利要求1所述的方法,其中所述晶种区域是呈现层状、柱状、点状或预定形状的形式,并具有介于约
Figure FPA00001522639400011
至约
Figure FPA00001522639400012
之间的厚度。
7.如权利要求1所述的方法,其中所述晶种区域包括遍布所述绝缘层或在所述绝缘层边缘处布置的许多晶种区。
8.如权利要求1所述的方法,其中所述第一材料包含选自由以下物质构成的组的掺杂或未掺杂半导体材料或化合物:硅、锗、SixGe1-x合金、III-V族或II-VI族半导体化合物、II-VI族或III-V族的二元化合物、II-VI族或III-V族的三元化合物、II-VI族或III-V族的四元化合物,或上述物质的混合物或上述物质的组合物。
9.如权利要求8所述的方法,其中所述第一材料还包含磁性介质,所述磁性介质选自由以下物质所构成的组:铁(Fe)、钴(Co)、镍(Ni)及上述金属的合金。
10.一种在基板上外延生长结晶层的方法,所述方法包含:
在所述基板上沉积第一绝缘层;
在所述第一绝缘层中形成第一晶种区域,所述第一晶种区域具有呈结晶态的第一材料;
在所述第一绝缘层的至少一部分和所述第一晶种区域上沉积呈非晶态的第一材料的第一层;
在第一材料的所述第一层上沉积第二绝缘层;
在所述第二绝缘层中形成第二晶种区域,所述第二晶种区域具有呈结晶态的第一材料;
在所述第二绝缘层的至少一部分和所述第二晶种区域上沉积呈非晶态的第一材料的第二层;
使用该第一晶种区域作为一晶种,朝向所述第一晶种区域的表面引导多个第一电磁能量脉冲维持一段足以再结晶及转化第一材料的所述第一层的时间,其中所述第一晶种区域的所述表面上沉积有第一材料的所述第一层,以使第一材料的所述第一层自非晶态转为结晶态并具有如下方所述第一晶种区域的相同晶粒结构及晶体定向;以及
使用该第二晶种区域作为一晶种,朝向所述第二晶种区域的表面引导具有不同于所述第一电磁能量的波长及脉冲数量的第二电磁能量维持一段足以再结晶及转化第一材料的所述第二层的时间,其中所述第二晶种区域的所述表面上沉积有第一材料的所述第二层,以使第一材料的所述第二层自非晶态转为结晶态并具有如下方所述第二晶种区域的相同晶粒结构及晶体定向。
11.如权利要求10所述的方法,其中所述第一材料包含选自由以下物质所构成的组的掺杂或未掺杂半导体材料或化合物:硅、锗、SixGe1-x合金、III-V族或II-VI族半导体化合物、II-VI族或III-V族的二元化合物、II-VI族或III-V族的三元化合物、II-VI族或III-V族的四元化合物,或上述物质的混合物或上述物质的组合物。
12.如权利要求11所述的方法,其中所述第一材料还包含磁性介质,所述磁性介质选自由以下物质所构成的组:铁、钴、镍及上述金属的合金。
13.如权利要求10所述的方法,其中所述第二层包含不同于第一材料的所述第一层的半导体材料或化合物。
14.如权利要求10所述的方法,其中所述晶种区域是呈层状、柱状、点状或其他预定形状的形式,并且所述晶种区域具有介于约
Figure FPA00001522639400031
至约
Figure FPA00001522639400032
之间的厚度。
15.如权利要求10所述的方法,其中所述第一晶种区域及所述第二晶种区域分别包含遍布所述第一绝缘层和所述第二绝缘层或在所述第一绝缘层和所述第二绝缘层的边缘处布置的许多晶种区域。
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Cited By (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN109786326A (zh) * 2017-11-13 2019-05-21 格芯公司 基于以沉积的非晶半导体材料为基础形成的晶体半导体材料的技术和相关半导体器件
CN110235223A (zh) * 2017-02-21 2019-09-13 Ev 集团 E·索尔纳有限责任公司 用于键合衬底的方法和设备
TWI808093B (zh) * 2017-10-30 2023-07-11 荷蘭商Asm智慧財產控股公司 形成半導體結構之方法及相關半導體結構

Families Citing this family (12)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
WO2013158210A2 (en) 2012-02-17 2013-10-24 Yale University Heterogeneous material integration through guided lateral growth
KR102078851B1 (ko) * 2013-03-11 2020-04-08 삼성전자 주식회사 에피택셜층 형성 방법
US8895416B2 (en) * 2013-03-11 2014-11-25 Alliance For Sustainable Energy, Llc Semiconductor device PN junction fabrication using optical processing of amorphous semiconductor material
WO2014144698A2 (en) * 2013-03-15 2014-09-18 Yale University Large-area, laterally-grown epitaxial semiconductor layers
JP2015032704A (ja) * 2013-08-02 2015-02-16 株式会社東芝 半導体装置の製造方法及び半導体製造装置
US9312164B2 (en) * 2014-04-13 2016-04-12 Texas Instruments Incorporated Localized region of isolated silicon over dielectric mesa
US9978589B2 (en) 2014-04-16 2018-05-22 Yale University Nitrogen-polar semipolar and gallium-polar semipolar GaN layers and devices on sapphire substrates
TWI671800B (zh) 2014-04-16 2019-09-11 耶魯大學 獲得平面的半極性氮化鎵表面的方法
US10115854B2 (en) * 2014-09-04 2018-10-30 Newsouth Innovations Pty Limited Method for forming a virtual germanium substrate using a laser
US10249780B1 (en) * 2016-02-03 2019-04-02 Stc.Unm High quality AlSb for radiation detection
KR20190038639A (ko) 2016-08-12 2019-04-08 예일 유니버시티 성장 동안 질소 극성 패시트를 제거함으로써 외래 기판 상에 성장된 적층 무결함 반극성 및 비극성 GaN
US10453913B2 (en) 2017-04-26 2019-10-22 Samsung Electronics Co., Ltd. Capacitor, semiconductor device and methods of manufacturing the capacitor and the semiconductor device

Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20050277235A1 (en) * 2004-06-12 2005-12-15 Yong-Hoon Son Methods of manufacturing semiconductor devices having single crystalline silicon layers and related semiconductor devices
US20070170433A1 (en) * 2006-01-24 2007-07-26 Samsung Electronics Co., Ltd. Multilevel semiconductor device and method of manufacturing the same
US20080194083A1 (en) * 2006-03-17 2008-08-14 Samsung Electronics Co., Ltd. Methods of Laterally Forming Single Crystalline Thin Film Regions from Seed Layers
US20090104759A1 (en) * 2007-10-17 2009-04-23 Pil-Kyu Kang Methods of manufacturing semiconductor devices including a doped silicon layer
US20090120924A1 (en) * 2007-11-08 2009-05-14 Stephen Moffatt Pulse train annealing method and apparatus

Family Cites Families (15)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS57155764A (en) * 1981-03-20 1982-09-25 Fujitsu Ltd Manufacture of semiconductor device
JPS6151821A (ja) * 1984-08-20 1986-03-14 Fujitsu Ltd 半導体装置の製造方法
JPS6163018A (ja) * 1984-09-04 1986-04-01 Agency Of Ind Science & Technol Si薄膜結晶層の製造方法
JPH0777196B2 (ja) * 1984-12-06 1995-08-16 セイコーエプソン株式会社 単結晶シリコン膜の形成方法
US6602765B2 (en) * 2000-06-12 2003-08-05 Seiko Epson Corporation Fabrication method of thin-film semiconductor device
US6451631B1 (en) * 2000-08-10 2002-09-17 Hitachi America, Ltd. Thin film crystal growth by laser annealing
TWI222225B (en) * 2003-07-24 2004-10-11 Au Optronics Corp Manufacturing method of low-temperature polysilicon thin-film transistor
JP4578877B2 (ja) * 2003-07-31 2010-11-10 株式会社半導体エネルギー研究所 半導体装置及びその作製方法
US7358165B2 (en) * 2003-07-31 2008-04-15 Semiconductor Energy Laboratory Co., Ltd Semiconductor device and method for manufacturing semiconductor device
JP2006086436A (ja) * 2004-09-17 2006-03-30 Seiko Epson Corp 半導体装置の製造方法、電気光学装置及び電子デバイス
KR100599043B1 (ko) * 2005-03-18 2006-07-12 삼성전자주식회사 반도체 장치의 제조 방법
KR100739631B1 (ko) * 2006-01-16 2007-07-16 삼성전자주식회사 단결정 구조를 갖는 박막의 형성 방법
FR2896338B1 (fr) * 2006-01-17 2008-04-18 St Microelectronics Crolles 2 Procede de realisation d'une couche monocristalline sur une couche dielectrique
KR100818285B1 (ko) * 2006-11-17 2008-04-01 삼성전자주식회사 단결정 실리콘 로드 제조방법
JP2008218468A (ja) * 2007-02-28 2008-09-18 Univ Of Ryukyus 3次元集積回路装置及びその製造方法

Patent Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20050277235A1 (en) * 2004-06-12 2005-12-15 Yong-Hoon Son Methods of manufacturing semiconductor devices having single crystalline silicon layers and related semiconductor devices
US20070170433A1 (en) * 2006-01-24 2007-07-26 Samsung Electronics Co., Ltd. Multilevel semiconductor device and method of manufacturing the same
US20080194083A1 (en) * 2006-03-17 2008-08-14 Samsung Electronics Co., Ltd. Methods of Laterally Forming Single Crystalline Thin Film Regions from Seed Layers
US20090104759A1 (en) * 2007-10-17 2009-04-23 Pil-Kyu Kang Methods of manufacturing semiconductor devices including a doped silicon layer
US20090120924A1 (en) * 2007-11-08 2009-05-14 Stephen Moffatt Pulse train annealing method and apparatus

Cited By (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN110235223A (zh) * 2017-02-21 2019-09-13 Ev 集团 E·索尔纳有限责任公司 用于键合衬底的方法和设备
TWI808093B (zh) * 2017-10-30 2023-07-11 荷蘭商Asm智慧財產控股公司 形成半導體結構之方法及相關半導體結構
CN109786326A (zh) * 2017-11-13 2019-05-21 格芯公司 基于以沉积的非晶半导体材料为基础形成的晶体半导体材料的技术和相关半导体器件

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