CN102484484A - 发送机、编码装置、接收机以及解码装置 - Google Patents

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Abstract

解码装置输入在由多个数据块组合而成的各个组所包含的数据块之间生成的冗余比特、以及对数据块进行纠错编码后的码块，并将码块内的比特序列作为输入，其中，所述数据块是对信号序列进行分割而得到的。并且反复执行如下处理：计算信号比特的可靠性信息，进而将计算出的可靠性信息作为输入，计算被纠错编码为码块的数据块内的信号比特的新的可靠性信息。并且反复执行如下处理：根据在各个组所包含的数据块之间生成的冗余比特、以及由块内反复运算部反复计算出的可靠性信息，计算块间可靠性信息，将块间可靠性信息作为相应的信号比特的可靠性信息输入到块内反复运算部，其中，所述块间可靠性信息表示对冗余比特的生成有贡献的信号比特的可靠性。

Description

发送机、编码装置、接收机以及解码装置
技术领域
本发明公开的内容涉及纠错技术。
背景技术
众所周知，在数字通信中，有时从发送机发送来的比特序列中的某些比特码会在其发送中被调换。此现象被称为误码(bit error)。无法从通信路径上完全排除产生误码的各种要因。因此，为了提高数字通信的可靠性，在发送机与接收机中分别具有纠错编码器和纠错解码器。纠错编码器检测误码，并生成能够纠正的纠错码。由此，在纠错编码后的比特序列中产生了误码时，纠错解码器能够提高纠正该误码的可能性。此外，纠错码不限于用于发送机/接收机之间的数字通信，还可以用于各种数字信息处理装置，例如数字数据的记录装置/再现装置等中。
作为纠错编码器之一，有Turbo编码器。在Turbo编码中，生成包含组织比特序列、第1检查比特序列和第2检查比特序列的组织码。这里，所谓组织比特序列，是指所输入的比特序列本身。另外，第1检查比特序列例如是通过将输入的比特序列与过去输入的比特序列相加而生成的递归叠加码。另外，第2检查比特序列例如是将对输入的比特序列进行交织而得到的比特序列与过去交织得到的比特序列相加而生成的递归叠加码。另外，所谓交织，是指在保持数据速率的状态下按规定的顺序将比特序列打乱(shuffle)。
另外，作为纠错解码器之一，有Turbo解码器。在Turbo解码中，针对组织比特序列内的各个比特，通过Turbo处理获得关于比特是“1”还是“0”的高可靠性，由此确定不存在误码的组织比特序列。在Turbo处理中，例如2个要素解码器相互提供外部值即可靠性的增量，同时反复执行软判定解码。此外，作为采用了反复执行软判定解码从而根据接收比特序列来估计发送比特序列的顺序的编码/解码方式，例如公知有低密度奇偶校验码的解码方式。低密度奇偶校验码还称为LDPC。
现有技术文献
专利文献
专利文献1：日本特开2008-141756号公报
专利文献2：日本特开2005-295192号公报
专利文献3：日本特表2006-528848号公报
专利文献4：日本特表2007-525102号公报
发明内容
发明所要解决的课题
LTE[Long Term Evolution：长期演进]是从平成22年(公历2010年)左右起在世界中开始服务的，它是由3GPP[Third Generation Partnership Project：第三代合作伙伴计划]的参加团体制定的移动通信的国际标准规格。此外，LTE还称为E-UTRA[EvolvedUniversal Terrestrial Radio Access]、E-UTRAN[Evolved Universal Terrestrial RadioAccess Network]或Super3G。
在该LTE的技术标准书ST36.212的8.5.0版中，作为纠错编码处理之一规定了码块分割。在码块分割中，发送数据被分割为具有相同大小的多个码块。在码块中分别附加例如用于误码检测的CRC[Cyclic Redundancy Check：循环冗余校验]码，然后，进行Turbo编码。在接收机中，确认Turbo解码后的码块中附加的CRC码。接收机只要在任何一个码块中检测出误码，就向发送侧请求全部码块的重发，即发送数据的重发。
一般情况下，通过在整个码块中选出看上去最合理的比特序列来进行纠错码的解码处理。理论上讲，码长越长，特性越好。
但是，如果未将发送数据分割为码块，则必需大幅增大纠错解码器的电路规模。另外，还有可能在TTI[Transmission Time Interval：传输时间间隔]以内，未结束接收机中的纠错解码这样的复杂处理。此外，TTI是对移动终端分配的最小发送时间间隔。因此，对于现实的码而言，码长具有极限。因此，在LTE等的标准化规格中，以十分接近于该码长的极限的大小来分割码块。
但是，在分割为码块的情况中，与未分割的情况相比，错误率降低，特性劣化。这是因为，由于对码块进行分割，从而限定了对纠错有贡献的信息范围，使纠错能力变差。
本发明一个方式是鉴于上述现有技术所存在的问题而作出的，其课题是要提高进行码块分割处理的数字通信的可靠性。
用于解决课题的手段
本发明的一个方式的编码装置具备：分割部，其将输入的信号比特序列分割为数据块；编码部，其对数据块分别进行纠错编码，分别生成能够通过反复解码运算进行解码的码块，所述反复解码运算执行多次估计信号比特的可靠性的运算；生成部，其在由多个分割后的数据块组合而成的各个组的数据块之间进行比特运算，由此生成冗余比特；以及输出部，其输出所生成的码块和冗余比特。
另外，本发明的一个方式的解码装置为了解决上述课题，特征在于包含以下多个要素。本解码装置具有输入部，该输入部输入在由多个数据块组合而成的各个组所包含的数据块之间生成的冗余比特、以及对数据块进行纠错编码后的码块，其中，所述数据块是对信号序列进行分割而得到的。并且，本解码装置具有块内反复运算部，该块内反复运算部反复执行如下处理：将码块内的比特序列作为输入，计算被纠错编码为码块的数据块内的信号比特的可靠性信息，进而将计算出的可靠性信息作为输入，计算被纠错编码为码块的数据块内的信号比特的新的可靠性信息。并且，本解码装置具有块间反复运算部，该块间反复运算部反复执行如下处理：根据在各个组所包含的数据块之间生成的冗余比特、以及由块内反复运算部反复计算出的数据块内的信号比特的可靠性信息，计算块间可靠性信息，将块间可靠性信息作为相应的信号比特的可靠性信息输入到块内反复运算部，其中，所述块间可靠性信息表示各个组所包含的数据块内对冗余比特的生成有贡献的信号比特的可靠性。
发明效果
因此，根据本发明的一个方式，提高了进行将比特序列分割为块的分割处理的数字信号的可靠性。
附图说明
图1是示出作为本实施方式的无线通信系统的结构的图。
图2是示出发送机的结构的图。
图3是示出纠错编码单元的结构的图。
图4是示出第1Turbo编码电路的结构的图。
图5是示出RSC编码部的结构的图。
图6是示意性示出比特序列的分割与Turbo编码的图。
图7是示意性示出冗余比特序列的生成的图。
图8是示出Turbo编码后的码块与冗余比特序列的关系的图。
图9是以曲线的方式示出冗余比特序列在组织码中的插入率与分组错误率的关系的图。
图10是示出接收机的结构的图。
图11是示出纠错解码单元的结构的图。
图12是示出第1Turbo解码电路的结构的图。
图13是示出第1SISO解码部的结构的图。
图14是示出互补解码部的结构的图。
图15是以曲线的方式示出块错误率与每个码元的能量噪声密度比的关系图。
图16是示出第1Turbo解码电路21所执行的Turbo解码处理的流程图。
图17是对实施例2的发送机的结构进行例示的图。
图18是对实施例2的接收机的结构进行例示的图。
图19是对LDPC单元的详细结构进行例示的图。
图20是Tanner图的例子。
图21是示出实施例2的纠错解码单元的处理顺序的图。
图22是对实施例3的解码装置的结构进行例示的图。
具体实施方式
以下，参照附图对本实施方式的无线通信系统进行说明。
此外，以下说明的无线通信系统仅仅是实施方式，作为本发明的一个方式的发送机、作为另一个方式的接收机以及其它方式不受以下说明的具体技术事项的限定。
实施例1
《结构》
图1是示出本实施方式的无线通信系统的结构的图。
无线通信系统包含发送机10和接收机20。发送机10生成高频的电信号，并将电信号变换为电波进行放射。接收机20将感测到的电波变换为电信号而取得电波。此外，在发送机10与接收机20之间，可由中继器对电波进行中继。作为中继器，例如有移动电话中继器(线路补偿器)、PHS[Personal Handyphone System：个人手持式电话系统]用电波中继器(Repeater)、无线LAN[Local Area Network：局域网]路由器、无线集线器。
<发送机>
图2是示出发送机10的结构的图。
发送机10包含：二进制信源(binary source)10a、码块分割单元10b、纠错编码单元10c、编码率匹配单元10d、调制单元10e、升频变换器10f、天线10g以及通信控制单元10h。
二进制信源10a以比特序列的方式输出作为各种处理的结果的数字信息。此外，作为二进制信源10a，例如有包含CPU[Central Processing Unit：中央处理器]、存储单元、记录单元的计算机。作为存储单元，例如有DRAM[Dynamic Random AccessMemory：动态随机存取存储器]，以及SRAM[Static Random Access Memory：静态随机存取存储器]。作为记录单元，例如有SSD[Solid State Drive：固态硬盘]装置、HDD[Hard Disk Drive：硬盘驱动器]装置、BD[Blu-ray Disk：蓝光光盘]驱动装置、DVD[Digital Versatile Disk：数字多功能光盘]驱动装置、+R/+RW驱动装置、CD[CompactDisk：压缩盘]驱动装置、存储卡驱动装置以及软盘驱动装置。作为计算机，例如有个人计算机、移动电话机以及PDA[Personal Digital Assistant：个人数字助理]。作为个人计算机，例如有台式PC[Personal Computer：个人计算机]、笔记本型PC、膝上型PC、笔输入计算机、网络书以及可佩戴计算机。
码块分割单元10b将从二进制信源10a输入的比特序列分割为具有N个比特数的码块。例如，在LTE[Long Term Evolution：长期演进]中，比特数N的最大值为6144比特。另外，在本实施方式中，将比特序列分割为2个码块，不过也可以分割为3个以上。码块分割单元10b将输入的比特序列分割为具有彼此相同的比特数的多个码块。在所输入的比特序列不能按分割数除尽时，码块分割单元10b对输入的比特序列补充几个比特，以能够除尽。例如在日本特开2001-308720号公报中对该补充进行了记载。码块分割单元10b相当于分割部。
此外，在实施例1以下的实施例中，有时，把对未进行纠错编码的比特序列进行分割而得到的数据称为数据块。数据块是用于表示码块还处于纠错编码前的状态的名称。因此，在称作码块的情况下，包含数据块和作为对数据块进行纠错编码后的数据的码块双方。
纠错编码单元10c对从码块分割单元10b输出的2个码块进行纠错编码。纠错编码单元10c相当于编码部。关于纠错编码单元10c的具体结构，将在后面进行叙述。
编码率匹配单元10d从由纠错编码单元10c输出的比特序列中选择实际所要发送的比特。显然，不发送未选择的比特。此外，所选择的比特的位置、即间隔地去除的比特的位置根据从通信控制单元10h提供的编码率(coding rate)而变化。这里例如，在对m比特的信息进行编码时的码字的比特为几M的情况下，可基于编码率＝m/M来定义编码率。
在本无线通信系统中，虽然是根据编码率的值来选择某些比特，但也可以预先决定。因此，接收机20只需要接受来自发送机10的编码率通知，就能够得知间隔地去除的比特处于何处。关于所选择的比特的选择方法的具体例，将在后面进行叙述。
调制单元10e进行如下调制：将从编码率匹配单元10d输出的比特序列作为基带信号加载于载波信号中。此外，调制方式根据来自通信控制单元10h的指示而变化。作为调制方式，例如有QPSK[Quadrature Phase Shift Keying：正交相移键控]、16QAM[Quadrature Amplitude Modulation：正交振幅调制]以及64QAM。
升频变换器10f将从调制单元10e输出的经调制的载波信号的频率上变频至无线频率。上变频后的载波信号在天线10g中变换为电波进行放射。
通信控制单元10h根据通信路径的状况、发送数据量、数据的优先级等，决定编码率和调制方式。另外，通信控制单元10h通过控制用信道向接收机20发送表示编码率和调制方式的信息。另外，因为物理比特数根据物理资源而变化，所以，通信控制单元10h还通过控制用信道将用于确定物理比特数的信息发送到接收机20。这里，例如用发送机10从天线10g每隔TTI[Transmission Time Interval：传输时间间隔]所能发送的比特数来表示物理比特数。另外，关于物理资源，例如在LTE(OFDM[OrthogonalFrequency Division Multiplexing：正交频分复用])中是指子载波数，在HSDPA[HighSpeed Downlink Packet Access：高速下行分组接入](CDMA[Code Division MultipleAccess：码分多址])中是指码数。编码率匹配单元10d相当于输出部。不过也可以认为发送机的从编码率匹配单元10d到天线10g的结构相当于输出部。
图3是示出纠错编码单元10c的结构的图。
纠错编码单元10c包含：第1CRC[Cyclic Redundancy Check：循环冗余校验]码附加电路11、第2CRC码附加电路12、第1Turbo编码电路13、第2Turbo编码电路14以及冗余比特生成电路15。此外，在本实施方式中，是从码块分割单元10b并行地输出2个码块。为了对并行输出的2个码块进行并行处理，在纠错编码单元10c中分别具有两个CRC码附加电路和Turbo编码电路。但是，在从码块分割单元10b并行地输出3个以上的码块时，纠错编码单元10c可分别具备与并行输出的码块相同数量的CRC码附加电路和Turbo编码电路。
第1及第2CRC码附加电路11、12对所输入的码块附加CRC码。这里，在用(n-1)次的多项式来表示n个比特序列的情况下，基于用该(n-1)次的多项式除以规定的生成多项式所得的剩余式来生成对码块附加的CRC码。以在发送机10与接收机20中采用相同的生成多项式的方式，预先决定生成多项式。在接收机20中，根据所接收的码块来生成多项式。然后，用从接收码字中得到的多项式除以规定的生成多项式。并且，当相除后的余数与CRC码一致时，接收机20判断为在接收到的码块中不存在误码。相反，当相除后的余数与CRC码不一致时，接收机20判断为在接收到的码块中存在误码。这样，CRC被用于检测码块中的误码。
第1及第2Turbo编码电路13、14对由第1及第2CRC码附加电路11、12附加了CRC码后的码块进行Turbo编码。这里，在Turbo编码中，例如生成组织比特序列、第1检查比特序列和第2检查比特序列。这里，组织比特序列是所输入的码块内的比特序列本身。另外，例如基于将输入的码块与过去输入的码块相加所生成的递归叠加码，来生成第1检查比特序列。另外，基于将对输入的码块进行交织而得到的比特序列与过去交织得到的比特序列相加所生成的递归叠加码，来生成第2检查比特序列。另外，在交织中，在保持数据速率的状态下按规定的顺序打乱码块内的比特序列。而在逆交织中，以与上述规定的顺序相反的顺序来打乱码块内的比特序列。
图4是示出第1Turbo编码电路13的结构的图。
第1Turbo编码电路13将所输入的码块作为组织比特序列而直接输出。另外，第1Turbo编码电路13包含第1RSC[Recursive systematic convolutional：递归系统卷积码]编码部13a、交织部13b和第2RSC编码部13c。第1RSC编码部13a将输入的比特序列与过去输入的比特序列递归地相加，将相加后的比特序列作为第1检查比特序列而输出。具体地说，第1RSC编码部13a例如包含几个m比特移位寄存器和以2为除数的几个m比特加法器。在图5所例示的第1RSC编码部13a中，从输入侧起，依次串联连接着以2为除数的第1m比特加法器131、3个m比特移位寄存器132～134和以2为除数的第2m比特加法器135。第1m比特加法器131在存在比特序列的输入时，将输入的比特序列与第1及第2m比特移位寄存器132、133的输出比特序列相加并输出到第1m比特移位寄存器132。当从第1m比特加法器131输入了比特序列时，第1m比特移位寄存器132将内部保存的比特序列输出到第1及第2m比特加法器131、135和第2m比特移位寄存器133。当从第1m比特移位寄存器132输入了比特序列时，第2m比特移位寄存器133将内部保存的比特序列输出到第1m比特加法器131和第3m比特移位寄存器134。当从第2m比特移位寄存器133输入了比特序列时，第3m比特移位寄存器134将内部保存的比特序列输出到第2m比特加法器135。第2m比特加法器135将从第1及第3m比特移位寄存器132、134输出的比特序列相加而输出。这样，图5所例示的第1RSC编码部13a将输入的比特序列与过去输入的比特序列递归地相加，作为第1检查比特序列而输出。在本实施方式中，图4所示的第2RSC编码部13c也与第1RSC编码部13a同样具有图5所例示的结构。不过，向第2RSC编码部13c输入的是由交织部13b进行交织后的比特序列。因此，第2RSC编码部13c将交织后的比特序列与过去交织的比特序列递归地相加并进行输出。因此，第2RSC编码部13c输出第2检查比特序列。
在本实施方式中，图3所示的第2Turbo编码电路14也具有与图4所示的结构相同的结构。因此，第2Turbo编码电路14将输入的码块作为组织比特序列而直接输出，从第1RSC编码部输出第1检查比特序列，从第2RSC编码部输出第2检查比特序列。
图6是示意性示出比特序列的分割与Turbo编码的图。
图6示出了并行进行Turbo编码后的两个码块。如图6所示，在本实施方式中，从二进制信源10a输出的比特序列被分割为具有规定比特数的第1及第2码块。如上所述，关于Turbo编码前的码块，在为了明确是处于编码前的情况下，还称为数据块。此外如上所述，该分割是在码块分割单元10b中进行的。另外，在包含信息比特数和CRC码在内的比特数比码块大小小2个的情况下，在第2个码块的空闲区域内填补固定值，例如比特0，之后附加CRC码。第1码块在由图3所示的第1CRC码附加电路11附加了CRC码之后，由第1Turbo编码电路13进行Turbo编码，从而被变换为组织码。该组织码具有组织比特序列、第1检查比特序列和第2检查比特序列。另外，第2码块在由图3所示的第2CRC码附加电路12附加了CRC码之后，由第2Turbo编码电路14进行Turbo编码而变换为组织码。该组织码也具有组织比特序列、第1检查比特序列和第2检查比特序列。此外，第1及第2码块在分别进行Turbo编码而变换为组织码之后，如图2所示，输出到编码率匹配单元10d。
图3所示的冗余比特生成电路15如图7的示意图所示，基于第1及第2码块生成冗余比特序列。冗余比特生成电路15相当于生成部。冗余比特序列是也可以称为数据块间的奇偶校验比特的信息。例如，冗余比特生成电路15对第1及第2码块中的从开头至末尾的各个位置求取比特之间的逻辑“异或”(Exclusive OR)来生成冗余比特。因此，冗余比特生成电路15可输出与第1及第2码块相同的比特数的冗余比特序列。另外，各冗余比特相对于Turbo编码后的第1及第2码块具有图8所示的关系。即，第1及第2码块通过冗余比特序列而彼此具有相关性。此外，在本实施方式中，因为从码块分割单元10b输出2个码块，所以冗余比特生成电路15求取从第1及第2码块的开头起相同排位的比特之间的逻辑“异或”。不过，在从码块分割单元10b输出3个以上码块的情况下，冗余比特生成电路15求取从3个以上码块的开头起相同排位的比特之间的逻辑“异或”。无论在哪种情况下，冗余比特序列都如图2所示地输入到编码率匹配单元10d。此外，在本实施方式中，是从各个码块中逐一取出1个比特来求取逻辑“异或”，由此生成冗余比特，但本发明的各个方式不限于此。例如，也可从各个码块中逐一取出2比特以上的规定比特数来求取逻辑“异或”，由此生成冗余比特。
另外，也可以在使第2码块循环移位了规定比特之后，在第1码块与第2码块之间求取逻辑“异或”。
另外，冗余比特的生成顺序不限于相同排位的比特之间的逻辑“异或”。例如，也可采用作为块编码所公知的任何编码方法。例如，可以对包含从码块中选择出的比特的比特序列进行CRC编码。另外，可针对包含从码块中选择出的比特的比特序列，通过规定的顺序得到哈希(hush)值。因此，可基于针对第1码块和第2码块的各种比特运算来生成冗余比特。
在编码率匹配单元10d中，如上所述，从由纠错编码单元10c输出的比特序列中选择出实际所要发送的比特。作为比特的选择方法，例如在从N个比特中选择出(N-M)个比特的情况下，即间隔地去除M个比特的情况下，有使用间隔去除参数e的方法。将间隔去除参数e的初始值设为N，从该间隔去除参数e反复减去M的a倍的值。并且，当进行了第n次相减的结果是间隔去除参数e成为零以下时，将第n个比特确定为间隔去除对象。然后，对间隔去除参数e加上N的a倍的值，并再次开始反复减去M的a倍的值的处理。通过反复进行N次这样的间隔去除对象的确定，来确定M比特的间隔去除对象，即，选择(N-M)个比特。例如，在从10比特中间隔地去除3比特的情况下，当设a为1时，因为N是10、M是3，所以当从初始值10反复减去M的a倍的值时，在第4次中间隔去除参数e成为-2。然后，对间隔去除参数e加上N的a倍的值即10，并再次开始减法运算，此时，在第7次中间隔去除参数成为-1。然后，对间隔去除参数e加上N的a倍的值即10，并再次开始减法运算，此时，在第10次中间隔去除参数成为0。此示例中，在10比特中间隔地去除第4个，第7个，第10个比特。此外，编码率匹配单元10d可以在组织比特序列、第1检查比特序列和第2检查比特序列中改变a的值。在本实施方式中，因为组织比特序列、第1检查比特序列和第2检查比特序列为彼此相同的比特数，所以，通过改变a的值来间隔地去除不同位置的比特。此外，在发送机10与接收机20中，是预先决定了与第1检查比特序列对应的a的值和与第2检查比特序列对应的a的值。
本实施方式的纠错编码单元10c如图3所示具有冗余比特生成电路15。因此，与现有的纠错编码单元相比，可将更多的比特序列作为发送对象输出。但如上所述，因为物理比特数是确定的，所以，有时纠错编码单元10c向编码率匹配单元10d输出的比特数会超过物理比特数。在此情况下，与不存在冗余比特序列时相比，编码率匹配单元10d间隔地去除更多的第1及第2检查比特序列。因此，不会使输出比特数超过物理比特数。此外，编码率匹配单元10d还能够针对组织比特序列间隔地进行去除，但与第1及第2检查比特序列中的比特缺失相比，组织比特序列中的比特缺失给数字通信的可靠性带来的影响大，所以在本实施方式中，是针对第1及第2检查比特序列间隔地进行去除。
图9是以曲线的方式示出冗余比特序列在组织码中的插入率与分组错误率的关系的图。
图9所示的曲线是仿真结果。在图9中，纵轴表示分组错误率(PER[Packet ErrorRate])，横轴表示冗余比特序列在组织码中的插入率。这里，所谓插入率，是指冗余比特序列中的、插入到组织码中的比特数的比例。例如，在组织比特序列、第1检查比特序列、第2检查比特序列与冗余比特序列的比特数分别是5000比特的情况下，作为插入率是0.3时的例子，相当于选择了冗余比特序列中的1500比特，并且间隔地去除组织码中的1500比特而选择了13500比特。此时，相对于组织比特序列的5000比特，插入了冗余比特序列中的1500比特，插入率＝1500/5000＝0.3。图9示出了编码率(coding rate)分别是1/3、1/2、3/4时的曲线。如图9所示，在编码率是1/3的情况下，当冗余比特序列的插入率是0.6时，分组错误率最低。而在编码率是1/2的情况下，当冗余比特序列的插入率是0.5时，分组错误率最低。另外，在编码率是3/4的情况下，当冗余比特序列的插入率是0.8时，分组错误率最低。因此，为了降低分组错误率，可根据编码率来改变冗余比特序列的插入率。本实施方式的编码率匹配单元10d根据编码率来改变冗余比特序列的插入率。此外，在发送机10与接收机20中，可预先决定冗余比特序列的插入率与编码率的对应关系。在此情况下，接收机20只需要接受来自发送机10的编码率通知，就能够掌握冗余比特序列的插入率。另外，可由通信控制单元10h通过控制用信道向接收机20通知冗余比特序列的插入率。
另外，在本实施方式中，将比特序列分割为并行处理的两个码块的组，例如第1及第2码块。与此相对，考虑了将比特序列分割为3个以上的码块来进行并行处理的方式。例如，对于N个码块组，在属于各个组的N个码块之间生成冗余比特的情况下，当观察1个组织码时，为了插入冗余比特序列而间隔地去除的比特数比本实施方式少。因此，生成冗余比特的码块的组所包含的码块数越多，越能够提高冗余比特序列的插入率。
<接收机>
图10是示出接收机20的结构的图。
接收机20包含天线20a、降频变换器20b、解调单元20c、编码率解匹配单元20d、纠错解码单元20e、码块结合单元20f、二进制同步单元20g以及通信控制单元20h。
天线20a在感测到电波时，将该电波变换为电信号。降频变换器20b对从天线20a输入的被调制载波信号的频率进行下变频。
解调单元20c进行从下变频后的被调制载波信号中取出比特序列作为基带信号的解调。此外，解调方式根据来自通信控制单元20h的指示而改变。
编码率解匹配单元20d根据由通信控制单元20h通知的编码率和插入率，从由解调单元20c输入的比特序列中分离出与第1及第2码块对应的组织码和冗余比特序列。如上所述，关于根据编码率与插入率的值选择哪个比特，这是预先决定的。因此，编码率解匹配单元20d可根据编码率和插入率，从所输入的比特序列中分离出组织码和冗余比特序列。另外，编码率解匹配单元20d对分离出的组织码和冗余比特序列的比特数进行调整。具体地说，编码率解匹配单元20d在组织码中间隔地去除了比特的位置处补充比特0来调整比特数。0表示没有任何信息。这是因为，正值绝对值越大，发送比特是0的概率越高，负值绝对值越大，发送比特率是1的概率越高。同样，编码率解匹配单元20d也在冗余比特序列中间隔地去除了比特的位置处补充比特0来调整比特数。编码率解匹配单元20d将调整了比特数后的组织码和冗余比特序列分别输出到纠错解码单元20e。
纠错解码单元20e使用与第1及第2码块对应的组织码进行第1及第2码块的纠错解码。即，纠错解码单元20e在第1及第2码块中存在误码的情况下对该误码进行纠正。关于纠错解码单元20e的具体结构，将在后面进行叙述。
码块结合单元20f将从纠错解码单元20e输出的第1及第2码块相结合而生成比特序列。
二进制同步单元20g接受从码块结合单元20f输出的比特序列作为数字信息，利用所接受的数字信息进行各种处理。此外，作为二进制同步单元20g，例如有包含CPU、存储单元、记录单元的计算机。作为存储单元，例如有DRAM以及SRAM。作为记录单元，例如有SSD装置、HDD装置、BD驱动装置、DVD驱动装置、+R/+RW驱动装置、CD驱动装置、存储卡驱动装置以及软盘驱动装置。作为计算机，例如有个人计算机、移动电话机以及PDA。作为个人计算机，例如有台式PC、笔记本型PC、膝上型PC、笔输入计算机、网络书以及可佩戴计算机。
通信控制单元20h通过控制用信道从发送机10接收表示编码率和调制方式的信息。另外，通信控制单元20h决定与接收到的信息所示的调制方式对应的解调方式，指示解调单元20c进行利用了所决定的解调方式的解调。另外，通信控制单元20h向编码率解匹配单元20d通知所接收到的编码率。此外，在采用了在发送机10和接收机20中预先决定了冗余比特序列的插入率与编码率的对应关系的方式时，通信控制单元20h确定与编码率对应的插入率，并通知给编码率解匹配单元20d。另外，在采用了由发送机10的通信控制单元10h通过控制用信道向接收机20通知冗余比特序列的插入率的方式时，通信控制单元20h向编码率解匹配单元20d通知所接收到的插入率。
图11是示出纠错解码单元20e的结构的图。
纠错解码单元20e具备第1Turbo解码电路21以及第2Turbo解码电路22。第1Turbo解码电路21相当于第1解码部。另外，第2Turbo解码电路22相当于第2解码部。第1及第2Turbo解码电路21、22对从编码率解匹配单元20d输入的组织码进行Turbo解码。这里，第1及第2Turbo解码电路21、22针对组织比特序列内的各个比特，通过后述的Turbo处理来获得比特是“1”或“0”的可靠性，由此确定组织比特序列。另外，现有的Turbo解码电路利用输入到本电路的组织码来生成不存在误码的组织比特序列。即，针对Turbo编码后的每个数据块进行解码。与此相对，在本实施方式中，第1及第2Turbo解码电路21、22在各自输入的Turbo码的数据块的反复编码的过程中，彼此交换后述的Turbo处理的结果。并且，第1及第2Turbo解码电路21、22进行以下处理：在每1次的反复解码中，根据相互接受的对方的解码结果和从发送机10接收到的冗余比特序列，进一步反复执行下一次的反复解码，进一步提高比特状态(“1”或“0”)的可靠性。
图12是示出第1Turbo解码电路21的结构的图。
第1Turbo解码电路21具备3个对数似然比运算器21a和3个寄存器21b。当从编码率解匹配单元20d输入了组织码时，利用3个对数似然比运算器21a来计算该组织码所包含的组织比特序列、第1检查比特序列和第2检查比特序列中的各个比特的对数似然比(LLR[Log-likelihood ratio])。计算出的对数似然比被分别记录到3个寄存器21b中。另外，第1Turbo解码电路21具备1个对数似然比运算器21c和1个寄存器21d。当从编码率解匹配单元20d输入了冗余比特序列时，利用对数似然比运算器21c计算该冗余比特序列中的各个比特的对数似然比。计算出的对数似然比被记录到寄存器21d中。这里，所谓对数似然比，是指求取比特是“1”的概率与比特是“0”的概率之比的自然对数而得到的值。
另外，第1Turbo解码电路21对应于图4所示的第1Turbo编码电路13具备2个RSC编码部13a、13c的情况，具备2个SISO[soft-input soft-output：软输入软输出]解码部21f、21j。
第1SISO解码部(SISO Decoder)21f根据输入值进行运算，输出外部值(ExtrinsicInformation)A。作为输入值，包括各个比特的先验对数似然比(Priori LLR)和第1检查比特序列用的寄存器21b内的各个比特的对数似然比。先验对数似然比是将组织比特序列用的寄存器21b内的对数似然比、从第2SISO解码部21j输出的后述的外部值B以及从后述的互补解码部21p输出的外部值C相加所得的值。第1SISO解码部21f采用这些输入值作为先验对数似然比，计算出后验对数似然比(Posterior LLR)。这里，所谓先验对数似然比，是指求取比特是“1”的先验概率与比特是“0”的先验概率之比的自然对数而得到的值。所谓后验对数似然比，指示求取比特是“1”的后验概率与比特是“0”的后验概率之比的自然对数而得到值。另外，所谓先验概率，是指例如相对于某现象B，在得到发生了现象B这样的信息之前发生现象A的概率。在本实施方式中，是指发送某状态的比特的概率。或者，作为例示，可将先验概率作为所接收到的数据的某个比特是1或0的概率。另外，所谓后验概率，一般是指在获得了已发生某现象B这样的信息之后发生现象A的概率。在本实施方式中，是指在接收到某状态的比特的条件下发送该状态的比特的概率。第1SISO解码部21f作为软判定解码的结果而计算出后验对数似然比，之后，将计算出的后验对数似然比相对于先验对数似然比的增量作为外部值A输出。即，第1SISO解码部21f作为上述的要素解码器发挥作用。
具体地说，第1SISO解码部21f如图13所例示的那样，包含γ运算器211、α运算器212a、β运算器212b、λ运算器213以及m比特加法器214。γ运算器211根据各个比特的先验对数似然比与第1检查比特序列用的寄存器21b内的各个比特的对数似然比，计算各个比特的转变概率γ。α运算器212a根据从γ运算器211输出的各个比特的转变概率γ来计算各个比特的前方概率α。β运算器212b根据从γ运算器211输出的各个比特的转变概率γ来计算各个比特的后方概率β。λ运算器214根据从γ运算器211、α运算器212a以及β运算器212b输出的转变概率γ、前方概率α以及后方概率β来计算后验对数似然比。m比特加法器215从由λ运算器214输出的各个比特的后验对数似然比减去输入γ运算器214的各个比特的先验对数似然比而生成外部值。因此，图13所例示的第1SISO解码部21f进行MAP[Maximum A Posteriori：最大后验概率]运算。此外，图13所例示的结构例如也在日本特开2005-108332号公报中进行了公开。另外，第1SISO解码部21f也可进行SOVA[Soft-Output Viterbi Algorithm：软输出维特比算法]运算。
在本实施方式中，图12所示的第2SISO解码部(SISO Decoder)21j也具有图13所例示的结构，进行与第1SISO解码部21f同样的运算。即，第2SISO解码部21j根据输入值进行运算，输出作为后验对数似然比相对于先验对数似然比的增量的外部值B。因此，第2SISO解码部21j也作为上述的要素解码器发挥作用。作为输入值，包括各个比特的先验对数似然比和第2检查比特序列用的寄存器21b内的各个比特的对数似然比。先验对数似然比是将组织比特序列用的寄存器21b内的各个比特的对数似然比、从第1SISO解码部21f输出的各个比特的外部值A以及从后述的互补解码部21p输出的各个比特的外部值C相加所得的值。
在第1Turbo解码电路21中，根据控制单元21t的控制，第1及第2SISO解码部21f、21j反复执行规定次数的外部值交换。通过这样的外部值交换，使得后验对数似然比逐渐变高。这样的通过外部值交换来提高后验对数似然比的处理被称为Turbo处理。在第1及第2SISO解码部21f、21j反复执行了规定次数的外部值交换之后，CRC部21q根据后验对数似然比，通过硬判定处理确定组织比特序列的各个比特的值。并且，控制单元21t指定与输出信号控制开关21s对应的使能信号。结果，通过CRC输出信号控制开关21s输出CRC部21q所确定的组织比特序列。
另外，第1Turbo解码电路21具备交织部(∏)21h和解交织部(∏-1)21k。交织部21h使输入至第2SISO解码部21j的各个比特的先验对数似然比的排列顺序与输入至第2SISO解码部21j的第2检查比特序列的各个比特的排列顺序一致。此外，以在发送机10和接收机20中都相同的方式，预先决定了由交织部21h执行的各个比特的排列顺序的变更方法、即打乱方法。解交织部21k使从第2SISO解码部21j输出的各个比特的外部值的排列顺序恢复到输入至第1SISO解码部21f的各个比特的先验对数似然比的排列顺序。
另外，第1Turbo解码电路21具备4个m比特加法器21e、21g、21m、21r。第1m比特加法器21e对组织比特序列用的寄存器21b内的各个比特的对数似然比加上外部值B和后述的外部值C，生成第1SISO解码部21f的先验对数似然比。第2m比特加法器21g对从第1SISO解码部21f输出的各个比特的外部值A加上组织比特序列用的寄存器21b内的对数似然比S和后述的外部值C，生成第2SISO解码部21j的先验对数似然比。第3m比特加法器21m对从第2SISO解码部21j输出且由解交织部21k解交织后的各个比特的外部值B加上组织比特序列用的寄存器21b内的对数似然比S和外部值A。第4m比特加法器21r从由后述的CRC部21q输出的各个比特的对数似然比减去由第3m比特加法器21m输出的各个比特的对数似然比，输出外部值C。此外，外部值C是后述的互补解码部21p中的后验对数似然比相对于先验对数似然比的增量。因此，后述的互补解码部21p、后述的CRC部21q和第4m比特加法器21r整体作为输出外部值C的1个要素解码器发挥作用。另外，由第3m比特加法器21m生成该要素解码器的先验对数似然比。
另外，第1Turbo解码电路21具备移位寄存器(Shift Register)21n。在移位寄存器21n中记录从第1SISO解码部21f输出的外部值A。移位寄存器21n使外部值A的输出待机至从第2SISO解码部21j输出外部值B并由解交织部21k进行了解交织，之后输出外部值A。换言之，移位寄存器21n将与输入至第2SISO解码部21j的外部值A相同的值输入至第3m比特加法器21m。
另外，第1Turbo解码电路21具备互补解码部(Complementary Decoder)21p。互补解码部21p根据输入值进行运算，输出后验对数似然比。作为输入值，包括从第3m比特加法器21m输出的各个比特的后验对数似然比、从第2Turbo解码电路22的第3m比特加法器输出的各个比特的后验对数似然比、和冗余比特序列用的寄存器21d内的各个比特的对数似然比。具体地说，互补解码部21p如图14所例示的那样，包含第1m比特加法器215、4个指数运算器216a～216d、第2及第3m比特加法器217a、217b、2个对数运算器218a、218b以及第4m比特加法器219。第1m比特加法器215将输入值相加而输出到第2指数运算器216b。向第1指数运算器216a输入从图12的第3m比特加法器21m输出的各个比特的后验对数似然比(A+B+S)。以下，设从图12的第3m比特加法器21m输出的各个比特的后验对数似然比为A+B+S＝x1。向第3指数运算器216c输入冗余比特序列用的寄存器21d内的各个比特的对数似然比。第4指数运算器216d被输入从第2Turbo解码电路22的第3m比特加法器输出的各个比特的后验对数似然比(A+B+S)。以下，设从第2Turbo解码电路22的第3m比特加法器输出的各个比特的后验对数似然比为A+B+S＝x2。第1至第4指数运算器216a～216d使所输入的各个比特的对数似然比指数化，变换为作为内皮尔(Napier)数e的乘幂的数值，即似然比。第2m比特加法器217a将从第1及第2指数运算器216a、216b分别输出的似然比相加而输出至第1对数运算器218a。第3m比特加法器217b将从第3及第4指数运算器216c、216d分别输出的似然比相加而输出至第2对数运算器218b。第1及第2对数运算器218a、218b求取所输入的各个比特的似然比的自然对数，变换为对数似然比。第4m比特加法器219从由第1对数运算器218a输出的对数似然比减去由第2对数运算器218a、218b输出的对数似然比并输出。
此外，用下式(1)来表示图14所例示的互补解码部21p的运算内容。
[算式1]
ln(exp(x1+x2+y)+exp(x1))-ln(exp(x2)+exp(y))…(1)
在该式(1)中，x1是从图12的第3m比特加法器21m输出的后验对数似然比。而x2是从第2Turbo解码电路22的第3m比特加法器输出的后验对数似然比。y是冗余比特的对数似然比。
这里，对上式(1)的导出进行说明。首先，在设1个比特的状态是“0”的概率为P(0)、其状态是“1”的概率为P(1)时，对数似然比表示为ln{P(0)/P(1)}。对数似然比在对象比特是0时为正的无限大，在比特x1是1时为负的无限大，在比特x1为0或1的概率是50％时，成为0。
另外，由于比特的状态只有“1”和“0”2个，所以，P(1)＝1-P(0)。当使用这些式子时，对数似然比x可表示为x＝ln[P(0)/{1-P(0)}]。这里，当设对数似然比为X且对两边取指数时，如以下的式(2)所示。
exp(X)＝[P(0)/{1-P(0)}]…(2)
当针对P(0)而求解该式(2)时，如以下的式(3)所示。
P(0)＝exp(X)/{1+exp(X)}…(3)
另外，因为P(1)＝1-P(0)，所以P(1)如以下的式(4)所示。
P(1)＝1/{1+exp(X)}…(4)
这里，P(0)/P(1)是似然比，在该似然比的计算中，只要判明“1”状态的似然度与“0”状态的似然度之间的相对关系即可。因此，当前利用式(3)和式(4)的分母相同这一情况，将“0”状态的似然度看做是exp(X)，将“1”状态的似然度看做是1来进行议论。
在以下说明中，将基于对数似然比x1、x2估计的比特本身简称为比特x1、x2。在本实施方式中，通过求取从第1及第2码块中的开头起相同排位的比特的逻辑“异或”来生成冗余比特。当考虑到上述情况时，在第1码块的比特x1是“0”状态时的(x1、x2、y)的组合中存在(0、0、0)和(0、1、1)，在比特x1是“1”状态时的(x1、x2、y)的组合中存在(1、1、0)和(1、0、1)。因此，比特x1为“0”状态的似然度是将(0、0、0)的似然度与(0、1、1)的似然度相加而得出的，比特x1为“1”状态的似然度是将(1、1、0)的似然度与(1、0、1)的似然度相加而得出的。这里，例如(0、1、1)的似然度是将比特x1为“0”状态的似然度exp(x1)、比特x2为“1”状态的似然度1、以及比特y为“1”状态的似然度1合成而得出的。通过似然度彼此间的乘积来表示合成似然度，所以，(0、1、1)的似然度表示为exp(x1)。因此，比特x1为“0”状态的似然度是exp(x1+x2+y)+exp(x1)，比特x1为“1”状态的似然度是exp(y)+exp(x2)。因此，用式(1)来表示将(x1、x2、y)的组合作为先验对数似然比而给出时的比特x1的后验对数似然比。
此外，这里，例示了基于从第1及第2码块中的开头起相同排位的比特的逻辑“异或”来生成冗余比特时的互补解码部21p的处理。但是，在通过其它比特运算生成冗余比特时，只要根据生成冗余比特的比特运算来生成互补解码部21p的运算顺序即可。总之，在第1Turbo解码电路21中得到了第1码块的后验对数似然比x1＝A+B+C、在第2Turbo解码电路22中得到了第2码块的后验对数似然比x2＝A+B+C时，只要将对数似然比x1作为先验值，并利用对数似然比x2和冗余比特来计算后验对数似然比即可。
第1Turbo解码电路21针对数据块的各个比特的后验对数似然比计算处理是使用了第1码块的全部比特的处理。第2Turbo解码电路22针对数据块的各个比特的后验对数似然比计算处理也是同样的。
另一方面，互补解码部21p利用与冗余比特的生成相关的数据块的各个比特和冗余比特，来计算数据块的各个比特的后验对数似然比。因此，例如，第1Turbo解码电路21能够得到在现有的Turbo解码处理中无法得到的第2Turbo解码电路22中的第2码块的处理结果，即后验对数似然比x2，能够进一步提高第1码块的各个比特的后验对数似然比x1的精度。同样，第2Turbo解码电路22能够得到在现有Turbo解码处理中无法得到的第1Turbo解码电路21中的第1码块的处理结果，即后验对数似然比x1，能够进一步提高第2码块的各个比特的后验对数似然比x2的精度。
另外，第1Turbo解码电路21如图12所示具备CRC部21q。CRC部21q相当于CRC运算部。CRC部21q针对根据从互补解码部21p输出的后验对数似然比估计出状态的比特序列进行CRC。即，CRC部21q将表示比特序列的多项式除以规定的生成多项式，判断相除后的余数是否与CRC码一致。并且，在相除后的余数与CRC码不一致的情况下，即检测出误码的情况下，CRC部21q将从互补解码部21p输出的各个比特的后验对数似然比直接输出到第4m比特加法器21r。另一方面，在相除后的余数与CRC码一致的情况下，即未检测出误码的情况下，CRC部21q将各个比特的后验对数似然比的绝对值变更为最大，并输出到第4m比特加法器21r。之所以将后验对数似然比的绝对值变更为最大，是为了将CRC部21q所得到的CRC判定结果即硬判定结果作为对数似然比反映出来。
此外，当比特状态的可靠性是“1”与“0”各占一半时，后验对数似然比为零，关于比特是“0”或“1”的可靠性越高，后验对数似然比理论上越接近于正或负的无限大。但是，因为存在处理上的限制及硬件上的限制，所以现实中后验对数似然比的最大值为64或128这样的值。CRC部21q根据控制单元21t的控制在4个寄存器21b、21d中记录了对数似然比之后，进行以上的判定处理以及输出处理，直至来自互补解码部21p的后验对数似然比的输入次数到达规定次数例如8次。总之，控制单元21t作为对来自互补解码部21p的后验对数似然比的输入次数进行计数的计数器发挥作用。并且，在4个寄存器21b、21d中记录了对数似然比之后，根据控制单元21t的控制，在来自互补解码部21p的后验对数似然比的输入次数已到达规定次数时，CRC部21q对各个比特的先验对数似然比进行硬判定。即，CRC部21q根据先验对数似然比是否超过规定阈值例如零，来确定各个比特的状态(“1”或“0”)。然后，控制单元21t将CRC输出信号控制开关21s指定为“能够工作”，CRC部21q将已确定了各个比特的状态的比特序列作为不存在误码的第1码块输出到图10所示的码块结合单元20f。CRC部21q相当于输出部。
图16是示出第1Turbo解码电路21所执行的Turbo解码处理的流程图。在此处理中，首先，控制单元21t设定作为反复次数n的规定值(F1)。规定值例如可以是用户从外部设定的参数值。另外，控制单元21t将执行次数计数器i、内存A、内存B、内存C的值初始化为0(F2)。此外，控制单元21t可以通过执行以能够执行的方式展开于内存上的计算机程序来发挥功能。另外，控制单元21t可以是对F1、F2的初始设定以及执行次数进行计数来判断是否已达到规定值的控制电路。此外，内存A的值相当于第1SISO解码部21f输出的后验对数似然比的增量值即外部值。另外，内存B的值相当于第2SISO解码部21f所输出的后验对数似然比的增量值即外部值。另外，内存C的值相当于互补解码部21p所输出的后验对数似然比的增量值即外部值。然后，对数似然比运算器21a根据组织比特序列中的当前处理中的比特来计算对数对数似然比S。
接着，第1SISO解码部21f输入根据组织比特序列的当前处理中的比特而计算出的对数对数似然比S、第1检查比特序列、内存B以及内存C的值，得到SISO解码结果a(F3)。SISO解码结果a相当于与所输入的组织比特中的相应比特对应的后验对数似然比。以下，将与所输入的组织比特中的相应比特对应的后验对数似然比称为信息比特LLR。然后，第1SISO解码部21f从信息比特LLR减去对数对数似然比S、内存B以及内存C的值，作为新的增量值存储到内存A内(F4)。此外，对数对数似然比S、内存B以及内存C的合计值相当于先验对数似然比。
接着，第2SISO解码部21j输入针对对数对数似然比S、内存B以及内存C的值进行交织所得到的值和第2检查比特序列，得到SISO解码结果b(F5)。然后，第2SISO解码部21j对解码结果b进行解交织，减去信息比特LLR S、内存A、内存C的值，作为新的增量值存储到内存B内(F6)。
接着，互补解码部21p输入基于冗余比特的对数对数似然比和来自全部码块的相当于内存A、内存B以及信息比特LLR S的数据，得到运算结果c。运算结果c是反映了码块间的检查比特即冗余比特的、信息比特的对数对数似然比。
接着，CRC部21p执行运算结果c的CRC。在CRC结果是不存在错误时，CRC部21p使c的绝对值成为最大值存储到内存c1内。另一方面，在CRC结果是有错误时，CRC部21p将c的值直接存储到内存c1内(F8)。
接着，m比特加法器21r从内存c1减去信息比特LLR S、内存A、内存B的值，作为新的增量值存储到内存C内(F9)。然后，控制单元21t使计数器i加1(F10)。然后，控制单元21t判定计数器i是否已超过反复次数n(F11)。在计数器i未超过反复次数n的情况下，控制单元21t按照处理F3来控制第1Turbo解码电路21。另一方面，在计数器i超过了反复次数n的情况下，控制单元21t将CRC输出信号控制开关21s指定为“能够工作”，输出CRC部21q的硬判定结果。在第2Turbo解码电路22等与其它码块对应的解码电路中，也同样执行以上的处理。
在实施例1中，以由图12～图14的硬件电路执行的处理对图16的处理进行了说明。但是，例如也可通过让CPU、DSP(Digital signal processor：数字信号处理器)等处理器执行以能够执行的方式展开于内存上的计算机程序来进行图16的处理。
《效果》
根据本实施方式的发送机10，第1及第2Turbo编码电路13、14分别对第1及第2码块进行Turbo编码，并且冗余比特生成电路15生成对第1及第2码块赋予相关性的冗余比特序列。因此，第1及第2码块在被进行Turbo编码时，利用冗余比特而彼此具有相关性。
根据本实施方式的接收机20内的第1及第2Turbo解码电路21、22，第1及第2SISO解码部不相互提供外部值，而是第1及第2SISO解码部与互补解码部相互提供外部值。而且，互补解码部将从第3m比特加法器输出的对数似然比、从其它Turbo解码电路的第3m比特加法器输出的对数似然比和冗余比特序列的对数似然比作为先验对数似然比，生成后验对数似然比。这样，不仅是根据本码块的信息进行Turbo编码后的码块的软判定解码，还根据其它全部码块的软判定解码的结果和使得与全部码块具有相关性的冗余比特来进行Turbo编码后的码块的软判定解码。因此，与对第1及第2码块单独进行Turbo解码的情况相比，从第1及第2码块的任意一个中检测出误码的概率变低。
图15是以曲线的方式示出块错误率与每个码元的能量噪声密度比的关系的图。
图15所示的曲线是在AWGN[Additive White Gaussian Noise：加性白高斯噪声]环境中，将码块数设为8、将编码率设为1/3时的仿真结果。在图15中，纵轴表示块错误率，横轴表示每个码元的能量噪声密度比。图15示出了2个曲线。右侧的曲线示出了具有第1及第2SISO解码部、不具有互补解码部的现有的Turbo解码电路中的测定结果。左侧的曲线示出了具有第1及第2SISO解码部并且还具有互补解码部的本实施方式的Turbo解码电路中的测定结果。如图15所示，在横轴的值即每个码元的能量噪声密度比为1以上时，本实施方式的块错误率为现有例的块错误率的1/10以下。
这样，根据本实施方式，对于纠错而言，能够得到很高的特性，所以提高了进行码块分割处理的数字通信的可靠性。
另外，根据本实施方式，冗余比特生成电路15求取从第1及第2码块中的开头起相同排位的比特之间的逻辑“异或”。因此，可通过简单的电路结构来生成冗余比特。因此，电路规模及处理时间与现有的Turbo编码电路相比，几乎未增加。
另外，根据本实施方式，CRC部21q在每次生成后验对数似然比时都进行CRC。并且，在后验对数似然比的生成次数到达规定次数之前，如果未检测到误码，则使后验对数似然比的绝对值成为最大并输出到第4m比特加法器21r。由此，向其它的Turbo解码电路的互补解码部提供绝对值最大的对数似然比。因此，所述其它的Turbo解码电路的互补解码部在后验对数似然比的生成次数到达规定次数之前，能够使用可靠性高的对数似然比来进行软判定解码。结果，纠错解码单元20e对于纠错，能够得到很高的特性。
即，根据实施例1的接收机，不仅是根据本码块的信息来进行Turbo编码后的码块的软判定解码，还根据其它全部码块的软判定解码的结果和使得与其它码块具有相关性的冗余比特来进行Turbo编码后的码块的软判定解码。因此，与对码块单独进行Turbo解码的情况相比，从多个码块的任何一个中检测到误码的概率变低。
另外，在本实施例的发送机10以及接收机20中，将信息比特序列分割为多个码块进行收发。在未进行这样的分割时，发送机10以及接收机20为了使纠错码中的比特数与物理信道的比特数一致，需要执行反复着相同比特并省略了某些比特的处理。当纠错码的比特数增加时，使纠错码中的比特数与物理信道的比特数一致的处理的参数计算的负荷变大。在本实施例的发送机10以及接收机20中，因为将信息比特序列分割为多个码块，所以能够使用1个码块的比特数来计算参数，并将计算出的参数沿用到各个码块中。本实施例的发送机10以及接收机20抑制了使纠错码中的比特数与物理信道的比特数一致的处理中的负荷，由此能够提高纠错的可靠性。
《第1变形方式》
在之前说明的本实施方式中，发送机10的码块分割单元10b将比特序列分割为2个码块，所以在接收机20的纠错解码单元20e中具备2个Turbo解码电路。在发送机10的码块分割单元10b将比特序列分割为3个以上的情况下，在接收机20的纠错解码单元20e中具备与分割数相同数量的Turbo解码电路。在这样的方式中，从其它全部Turbo解码电路向Turbo解码电路内的互补解码部输入对数似然比。
例如，在分割数是3的情况下，通过求取从第1至第3码块中的开头起相同排位的比特的逻辑“异或”，来生成冗余比特。这里，在将第3码块的比特的对数似然比表示为x3时，在第1码块的比特x1是“0”状态时的(x1、x2、x3、y)的组合中存在(0、0、0、0)、(0、0、1、1)、(0、1、0、1)、(0、1、1、0)。另外，在第1码块的比特x1是“1”状态时的(x1、x2、x3、y)的组合中存在(1、0、0、1)、(1、0、1、0)、(1、1、0、0)、(1、1、1、1)。因此，在将“0”状态的似然度看做为exp(X)、将“1”状态的似然度看做为1时，比特x1为“0”状态的似然度与先前的议论同样为exp(x1+x2+x3+y)+exp(x1+x2)+exp(x1+x3)+exp(x1+y)。另外，比特x1为“1”状态的似然度为exp(x2+x3)+exp(x2+y)+exp(x3+y)+1。因此，在分割数是3的情况下，各Turbo解码电路内的互补解码部进行下式(5)的运算。
[算式2]
ln(exp(x1+x2+x3+y)+exp(x1+x2)+exp(x1+x3)+exp(x1+y))
-ln(exp(x2+x3)+exp(x2+y)+exp(x3+y)+1)…(5)
《第2变形方式》
在先前说明的本实施方式以及第1变形方式中，互补解码部进行式(1)或式(|5)的运算。但是，式(1)或式(5)的运算例如如图14所示，需要进行在对数和指数之间进行变换的运算，所以运算量大。因此，互补解码部可以基于与max-log-MAP同样的讨论来进行式(1)或式(5)的运算。例如，式(1)可如下式(6)那样展开。
[算式3]
max(x2+y，0)·ln(1+exp(-|x2+y|))
-max(x2，y)·ln(1+exp(-|x2-y|))…(6)
这里，max(a、b、c、...)表示集合(a、b、c、...)中的最大值。并且，当ln{1+exp(-|J|)}中的J充分大时，ln{1+exp(-|J|)}近似为1，所以当使用它对式(6)进行变形时，如以下的式(7)所示。
[算式4]
max(x2+y，0)-max(x2，y)…(7)
该式(7)可展开为下式(8)。
[算式5]
sgn(x2·y)·min(|x2|，|y|)…(8)
这里，sgn(Z)表示Z的符号(+或-)。另外，min(a、b、c、...)表示集合(a、b、c、...)中的最小值。
各Turbo解码电路的互补解码部如果进行了上式(8)的运算，则运算量进一步减少。
《第3变形方式》
在上述实施例1中示出了第1Turbo解码电路21使用了CRC部21q的处理例。但是，在本实施例的第1Turbo解码电路21中可使用其它的基于块编码的错误检测部来代替CRC部21q。
在上述实施例1中，说明了第1Turbo解码电路21与第2Turbo解码电路22并行地执行针对码块的解码的处理。但是，例如，为了减小电路规模，也可仅具有一个Turbo解码电路。并且，1个Turbo解码电路对多个码块逐次进行处理，在得到了与多个码块对应的信息比特LLR Si、内存Ai、内存Bi(i＝1、2、...)之后，互补解码部21p对各个码块进行基于冗余比特的运算，进行CRC部21q的CRC21p。即，通过保持存储有多个码块的内存、信息比特LLR Si、内存Ai、内存Bi，由此处理成为逐次处理，但能够减小解码电路的电路规模。
实施例2
参照图17～图21的附图来说明实施例2的编码装置50以及解码装置60。在本实施例中，将求出码块之间的检查比特的对数似然比的互补解码部应用于基于低密度奇偶校验检查码(以下，称为LDPC)的纠错编码单元以及纠错解码单元。另外，在实施例2中，也与实施例1相同，以纠错编码单元作为发送机的一部分、且纠错解码单元作为接收机的一部分进行说明。在实施例2的发送机以及接收机的结构中，基于低密度奇偶校验检查码的纠错编码单元以及纠错解码单元以外的结构与实施例1相同。因此，对实施例2的构成要素中与实施例1相同的构成要素标注相同符号，并省略其说明。
采用生成矩阵G进行LDPC的编码。生成矩阵G是列数为信息比特数、行数为信息比特数+奇偶校验比特数的矩阵。通过将信息比特作为列矢量s＝(s1，s2，...，sm)，从左与生成矩阵G相乘，由此，基于Z＝sG得到了发送序列Z(信息比特+奇偶校验比特)。其中，生成矩阵G相对于检查行H满足GHt＝0。这里，Ht是检查矩阵H的转置矩阵。因此，TZt＝ZTt＝sGTt＝0，发送序列Z满足检查矩阵的检查式。
图17示出了实施例2的发送机50。此外，图17明示了发送机50的结构中的纠错编码单元50c和编码率匹配单元10d。因此，在图17的纠错编码单元50c中，省略了从输入码块的码块分割单元10b到二进制信源侧的结构。并且，省略了从编码率匹配单元10d到发送天线侧的结构。另外，编码率匹配单元10d的结构以及作用与实施例1的情况相同。
另外，纠错编码单元50c包含两个LDPC编码单元53、54以及冗余比特生成电路15。其中，冗余比特生成电路15生成码块间的检查比特。冗余比特生成电路15的构成以及作用与实施例1的情况相同。
LDPC编码单元53、54例如分别从图2所示的码块分割单元10b接受对信息比特序列进行分割后的码块，并行地进行LDPC编码。即，LDPC编码单元53、54分别对接受的码块乘以生成矩阵G。LDPC编码单元53、54例如可以由包含乘积累加电路的电子电路构成。不过，也可通过让CPU、DSP等执行以能够执行的方式展开于内存上的计算机程序来进行编码处理。
编码率匹配单元10d将LDPC编码单元53、54所生成的码块的LDPC和冗余比特生成电路15所生成的码块间的检查比特即冗余比特发送到后级电路、例如图2所示的调制单元10e、升频变换器10f等。
图18例示了实施例2的接收机60的结构。实施例2的接收机60的结构除了用纠错解码单元60e取代纠错解码单元20e这一点以外，与图10所示的实施例1的接收机20相同。其中，在图18中例示了编码率解匹配单元20d、从编码率解匹配单元20d输入接收比特序列的纠错解码单元20e和码块结合单元20f。
如图18所示，纠错解码单元60e具有LLR生成单元66、LDPC单元64、硬判定单元67和控制单元65。LLR生成单元66将接收比特变换为LLR。将接收比特变换为LLR所得的值可称作与各个比特对应的LLR的初始值。LLR生成单元66的处理与实施例1的对数似然比运算器21a或对数似然比运算器21c相同。LLR生成单元66将生成的LLR输入LDPC单元64(箭头s)。另外，LLR生成单元66将作为码块间奇偶校验比特的冗余比特变换为LLR，输入LDPC单元64(箭头p)。
另外，硬判定单元67根据由LDPC单元64执行解码处理后的后验对数似然比进行硬判定，确定比特0或1。例如，如果后验对数似然比为正则为比特0，如果为负则为比特1。此外，硬判定单元67对所得到的码块的比特序列Z乘以检查矩阵T，执行奇偶校验检查。奇偶校验检查判定是否为TZt＝0。硬判定单元67相当于输出部。
控制单元65控制LLR生成单元66、LDPC单元64以及硬判定单元67的数据流，并且控制LDPC单元64中的解码处理的反复次数。
在图19中例示了LDPC单元64的详细结构。如图19所示，实施例2的LDPC单元64具有多个消息节点处理部61-1、61-2等、多个校验节点处理部62-1、62-2等、以及互补解码部63。以下，在对多个消息节点处理部61-1、61-2等进行统称时，简称作消息节点处理部61。另外，在对多个校验节点处理部62-1、62-2等进行统称时，简称作校验节点处理部62。消息节点处理部61相当于信息比特运算部。另外，校验节点处理部62相当于校验运算部。
其中，校验节点处理部62执行LDPC解码中的行处理。在LDPC解码的行处理中，校验节点处理部62对于满足检查矩阵H的要素Hmn＝1的(m、n)，按照每一行m，针对加入到检查行m中的比特序列的集合，计算信息比特的第n比特的对数似然比LLR。其中，针对每一行m计算出的第n比特的对数似然比LLR被称为部分对数似然比。此外，校验节点处理部62通过从计算出的部分对数似然比减去上次计算出的部分对数似然比来计算部分对数似然比的增量值、即检查矩阵的每一行的外部值。
另一方面，消息节点处理部61执行LDPC解码中的列处理。在列处理中，消息节点处理部61对于满足检查矩阵H的要素Hmn＝1的(m、n)，针对每一列加上信息比特的第n比特的部分对数似然比的增量值，由此来计算后验对数似然比LLR。此外，后验对数似然比LLR在反复处理的下次处理中成为先验对数似然比LLR。
图19所示的消息节点处理部61以及校验节点处理部62可以是与基于检查矩阵的Tanner图对应的结构。即，可与LDPC的码字的比特数对应地设置消息节点。另外，可与检查矩阵的行处理即奇偶校验检查式对应地设置检查矩阵行数的校验节点处理部62。另外，消息节点处理部61或校验节点处理部62可由硬件电路构成。另外，消息节点处理部61或校验节点处理部62的硬件电路可根据处理能力和所要求的处理速度之间的关系进行集成。例如，可设置处理多个比特的硬件电路作为多个消息节点处理部61。另外，可设置执行检查矩阵的多行的处理的硬件电路作为多个校验节点处理部62。
另外，CPU、DSP等处理器可作为消息节点处理部61或校验节点处理部62，执行展开于内存上的计算机程序。在CPU、DSP等处理器作为消息节点处理部61或校验节点处理部62发挥功能的情况下，处理器的数量可根据所要求的处理速度来决定。例如，可以用单一的CPU或DSP来执行全部的消息节点处理部61或校验节点处理部62的处理。另外，可针对每个消息节点处理部61或校验节点处理部62设置CPU或DSP。
图20示出了与检查矩阵对应的Tanner图的例子。在Tanner图中，消息节点对应于码字的比特，校验节点对应于检查矩阵的行。另外，连接消息节点与校验节点的线表示在检查矩阵(Hmn)(m＝1、...M、n＝1、...N)中，基于要素Hmn＝1而在检查矩阵的第m行检查的码字的第n比特与检查矩阵的第m行的关系。
如图20所示，考虑了与各个校验节点连接的消息节点为3个的情况。与各个校验节点连接的消息节点为3个的情况相当于在检查矩阵(Hmn)中的每行都包括3个值为1的要素的情况。此时，对于奇偶校验检查式＝0的码字而言，当用(MN0的值、MN1的值、MN2的值)来表示3个消息节点MN0、MN1、MN2的值时，考虑以下情况。(000)、(011)、(101)、(110)。
因此，3个消息节点中的1个为0的概率在其它两个消息节点值中包含偶数个1的情况下变高。即，可如下地求出3个消息节点中的1个消息节点为0的对数似然比中的、与检查矩阵的1行对应的部分对数似然比。即，部分对数似然比反映了把求取部分对数似然比的消息节点排除在外的、其它两个消息节点的值成为(0、0)或(1、1)的概率。
因此，当设生成了部分对数似然比的消息节点为MN2、且其它两个消息节点MN0以及MN1的值为x(0)以及x(1)时，可利用以下的算式6来表示应该将消息节点发送到MN2的部分对数似然比y(i)。此外，在算式6中，将消息的节点x(0)、x(1)的LLR设为x(0)、x(1)。
[算式6]
y ( i ) = ln exp ( 0 ) + exp ( x ( 0 ) + x ( 1 ) ) exp ( x ( 0 ) ) + exp ( x ( 1 ) )
算式6的分子相当于两个消息节点中比特1为偶数个的概率，分母相当于两个消息节点中比特1为奇数个的概率。
在图20所示的Tanner图内，选择与各个校验节点连接的3个消息中的两个消息节点，按照算式6，基于各个LLR的值来计算作为LLR的y(i)，将计算出的部分对数似然比的增量发送到消息节点xi。部分对数似然比的增量是从基于算式6计算出的y(i)减去上次计算出的部分对数似然比而得到的值。
此外，也针对消息节点的组合MN0和MN2计算算式6的部分对数似然比，并将计算出的部分对数似然比的增量发送到消息节点MN1。另外，也针对消息节点的组合MN1与MN2计算算式6的部分对数似然比，将计算出的部分对数似然比的增量发送到消息节点MN0。通过以上的处理而实现校验节点的1次处理。
此外，在与校验节点连接的消息节点存在4个时，将4个校验节点分为用于计算部分对数似然比y(i)的3个校验节点和接受部分对数似然比的增量的消息节点MNi，并基于以下算式7计算部分对数似然比y(i)。
[算式7]
y ( i ) = ln exp ( 0 ) + exp ( x ( 0 ) + x ( 1 ) ) + exp ( x ( 0 ) + x ( 2 ) ) + exp ( x ( 1 ) + x ( 2 ) ) exp ( x ( 0 ) ) + exp ( x ( 1 ) ) + exp ( x ( 2 ) ) + exp ( x ( 0 ) + x ( 1 ) + x ( 2 ) )
算式7的分子相当于3个消息节点中的比特1为偶数个的概率，分母相当于3个消息节点中的比特1为奇数个的概率。
当使算式6或算式7一般化时，可以用以下的算式8来表示。
[算式8]
y(i)＝ln(与校验节点连接的消息节点中比特是1的消息节点为偶数个的概率/与校验节点连接的消息节点中比特是1的消息节点为奇数个的概率)；
另一方面，在各个消息节点中，当把从校验节点发送来的LLR(部分对数似然比)的增量值设为x(i)时，利用以下的算式7来计算作为更新后的LLR的z。
[算式9]
z＝y+∑x(i)
这里，∑是指将与消息节点连接的校验节点相加。另外，∑可以是对检查矩阵(Hmn)中Hmn＝1的列n中的码字n(N＝1、...、N)进行部分对数似然比的相加。另外，y是上次z的值。
图21示出了实施例2的纠错解码单元60e的处理顺序。通过图19所示的消息节点运算部61与校验节点运算部62的协作处理来执行图21的处理。不过，例如，也可通过让CPU或DSP(Data Signal Processor：数据信号处理器)执行计算机程序来执行图21的处理。
在该处理中，首先向互补解码部63输入接收码块间奇偶校验比特即冗余比特的LLR(F22)。例如，图18所示的LLR生成单元66将从接收数据分离出的冗余比特变换为LLR输入至互补解码部63。
接着，向消息节点处理部61逐一输入接收信息比特或奇偶校验比特(F23)。例如，图18所示的LLR生成单元66将从接收数据分离出的接收信息比特以及奇偶校验比特变换为LLR，并输入至对各个接收信息比特以及奇偶校验比特进行处理的消息节点处理部61。
接着，控制单元65设定反复次数n(F24)。反复次数是反复执行互补解码部63、消息节点处理部61以及校验节点处理部62的一连串处理的次数。然后，控制单元65将反复次数的计数器值i初始化为0(F25)。进而，反复执行以下的解码处理。
首先，消息节点处理部61计算发送给Tanner图中相连的校验节点处理部62的LLR。消息节点处理部61将自己的消息节点的LLR作为所谓的先验值发送到负责检查矩阵的各行的检查式的校验节点(F26)。
其中，从自己的消息节点的LLR减去从Tanner图中相连的校验节点处理部62上次发送来的LLR。以下，将从Tanner图中相连的校验节点处理部62上次发送来的LLR称为部分对数似然比的上次值。
从自己的消息节点的LLR减去部分对数似然比的上次值的原因如下。部分对数似然比是Tanner图中相连的校验节点处理部62根据自己的消息节点以外的其它消息节点的LLR，按照与检查矩阵的行相应的检查式进行计算所得的值。在计算校验节点的下一个部分对数似然比时，与部分对数似然比的上次值相应的信息在与校验节点连接的其它消息节点中进一步进行更新，之后，从其它消息节点发送到校验节点。因此，要从自己的消息节点的LLR减去部分对数似然比的上次值。并且，消息节点处理部61向Tanner图中相连的校验节点处理部62发送已减去部分对数似然比的上次值的LLR。不过，在第1次重复执行F26的处理时，只要将基于接收信息比特计算出的LLR的初始值直接发送到校验节点即可。
此外，Tanner图中相连的校验节点处理部62和消息节点处理部61由检查矩阵(Hnm)的各个行中Hnm＝1的列和各个行来规定。即，由处理与Hnm＝1的列相应的接收比特的消息节点处理部61和与相应行对应的校验节点处理部62形成Tanner图。因此，F26的处理可以称为这样的处理：在检查矩阵(Hnm)的各个行中，从与Hnm＝1的列相应的消息节点处理部61向与各个行相应的校验节点处理部62发送LLR的先验值。
接着，校验节点处理部62针对Tanner图的各个线，使用从该线以外的线发送来的LLR计算LLR。在算式6～算式8中例示了LLR。算式6是与校验节点连接的消息节点为3个的例子，是与检查矩阵(Hmn)中包含3个Hmn＝1的要素的行对应的检查式。另外，算式7是与校验节点连接的消息节点为4个的例子，是与检查矩阵(Hmn)中包含4个Hmn＝1的要素的行对应的检查式。此外，在检查矩阵的行所包含的Hmn＝1的要素的个数为3个或4个以外的情况下，也可同样地进行计算。以下，将针对各个线求出的LLR称为部分对数似然比。将针对各个线求出的LLR称作部分对数似然比是因为：部分对数似然比相当于由与检查矩阵中的1行对应的检查式获得的信息。在消息节点侧，根据来自相当于多个行的多个校验节点的部分对数似然比来计算下一个LLR。
然后，校验节点处理部62从针对各个线求出的LLR(部分对数似然比)减去上次的LLR，由此求出各个线用的LLR(部分对数似然比)的增量(F27)。
然后，校验节点处理部62将针对各个线求出的LLR(部分对数似然比)的增量发送到校验节点处理部61(F28)。
然后，消息节点处理部61根据从Tanner图中相连的校验节点处理部62发送来的LLR(部分对数似然比)的增量，更新消息节点的LLR(F29)。消息节点的LLR例如通过算式9来计算。F29的处理可称作检查矩阵的列方向上的LLR(部分对数似然比)增量的相加处理。该消息节点的LLR可称作是该消息节点所负责的比特的当前的可靠性信息。
接着，消息节点处理部61向互补解码部63发送消息节点的LLR(F30)。
接着，互补解码部63根据从与各个码块的比特对应的消息节点发送的LLR和冗余比特来更新LLR(F31)。F31的处理与实施例1的互补解码部21p的处理相同。F31的处理可称作利用码块间的奇偶校验比特来进一步提高消息节点的LLR的可靠性的处理。
然后，互补解码部63向F31的处理中的LLR发送源的消息节点发送更新后的LLR(F32)。
然后，消息节点处理部61将从互补解码部63发送的LLR作为更新后的LLR(F33)。即，F33的处理是利用从互补解码部63发送的LLR来置换消息节点处理部61的LLR的处理。
并且，在F33的处理之后，计数器i加一(F34)。计数器i例如可以是以来自互补解码部63的数据发送为触发而递增的电路。不过，在利用执行计算机程序的CPU或DSP来执行图20的处理时，F34是使程序中的变量递增。
然后，利用未图示的比较器对计数器i和反复次数n进行比较(F35)。并且，在计数器i小于反复次数n的情况下，控制转移至F26的处理。在F26的处理中，各消息节点从自己的消息节点的当前LLR减去从Tanner图中相连的校验节点处理部62上次发送来的LLR。然后，各个消息节点向通过tanner节点相连的校验节点发送LLR(先验值)。
另一方面，在F35的判定中计数器i为反复次数n以上的情况下，控制部35执行硬判定处理以及奇偶校验检查(F36)。即，通过硬判定处理基于LLR生成码字(估计字)的比特。然后，将码字与检查矩阵相乘而执行奇偶校验检查。当码字与检查矩阵的相乘结果＝0即奇偶校验检查结果正常时，输出码字。而当码字与检查矩阵的相乘结果！＝0即奇偶校验检查结果不正常时，报告发生了错误。
此外，可由专用的运算电路、例如比较器或执行乘积累加运算的运算电路等来执行硬判定处理以及奇偶校验检查。
如以上所述，根据本实施例的编码装置50、解码装置60，针对每个数据块，用低密度奇偶校验码进行编码来生成码块，并对各个码块反复执行消息节点处理部61中的LLR(先验值)的生成和校验节点处理部62中的LLR(部分对数似然比)的生成。此外，在各次的反复执行中，根据数据块间生成的奇偶校验比特而生成各个数据块的比特的LLR。因此，与以往那样针对已对各个数据块内的数据进行了纠错编码后的码块执行低密度奇偶校验码的解码的情况相比，能够根据跨越多个数据块的信息来估计码字。因此，例如在噪声等不利因素集中于1个数据块内的情况下，也能够根据其它数据块的信息来提高能够实现纠错的可能。
此外，在图20的处理中，示出了消息节点处理部61、校验节点处理部62以及互补解码部63反复执行固定n次的处理的例子。也可以不是图20的处理，而是在各次数处理的最后、例如从互补解码部63向消息节点处理部61返回了LLR时，暂时进行硬判定，求出码块的比特序列s。并且，可执行检查矩阵T的奇偶校验检查，即是否为Tst＝0的检查处理。并且，也可以是：在处理次数n结束之前，只要满足了检查矩阵T的检查式Tst＝0，就结束解码处理。
另外，在图19-图21中，根据Tanner图对LDPC的解码处理进行了说明。但是，Tanner图本身只是用于说明LDPC的解码处理的概念，解码装置60并不受Tanner图的限定。也就是说，图18所示的LDPC单元64只要根据检查矩阵进行行方向的运算即可，即，只要根据算式6～算式8的式子求出LLR(部分对数似然比)即可。另外，LDPC单元64只要根据检查矩阵进行列方向的运算即可，即只要根据算式9计算各个比特的LLR即可。因此，LDPC单元64的硬件结构不需要与Tanner图严格对应。不过，例如也可按照Tanner图的消息节点和校验节点对CPU、DSP所执行的计算机程序的模块进行分割。即，可构成为：针对每个消息节点和每个校验节点构成模块，一边相互进行通信一边反复进行解码。
实施例3
图22对实施例3的解码装置的结构进行了例示。例如将图22的解码装置内置于接收由发送机进行了编码而从发送机发送来的数据的接收机例如移动电话、数据通信终端或电视广播接收机中。另外，可将存储介质或存储装置的数据内置于再现装置中，该存储介质或存储装置例如存储有已对声音、语音、影像、文本、图形等进行了编码后的数据。
图22的各个构成要素例示为执行各个数字信号处理的硬件电路。不过，作为图22所示的各个构成要素，也可让CPU、DSP等处理器执行以能够执行的方式展开于内存上的计算机程序。另外，图22的解码装置可包含CPU、DSP等和硬件电路双方。
如图22所示，实施例3的解码装置具备控制部81、输入部82、块内反复运算部83-1、83-2、块间反复运算部84-1、84-2以及输出部85。以下，将块内反复运算部83-1、83-2统称为块内反复运算部83。另外，将块间反复运算部84-1、84-2统称为块间反复运算部84。
控制部81控制解码装置整体的处理。例如，执行解码装置的启动、块内反复运算部83、块间反复运算部84的反复控制等。反复控制例如是使块内反复运算部83、块间反复运算部84反复执行固定次数N次的处理。其中例如，在由块内反复运算部83、块间反复运算部84解码的数据满足了规定基准时，例如所解码的数据的硬判定结果满足了规定的检查条件时，可停止块内反复运算部83、块间反复运算部84反复执行的处理，并从输出部85输出硬判定结果。
输入部82将输入的比特序列分离为码块和冗余比特。输入部82例如是实施例1的编码率解匹配单元20。其中，例如可以认为，从天线21g到编码率解匹配单元20的结构相当于输入82。另外例如，在基于记录有声音、语音、影像、文本、图形的记录介质或存储有声音、语音、影像、文本、图形的存储装置来再现声音、语音、影像、文本、图形的再现装置中，可以认为，未图示的数据读出部相当于输入82。如上所述，冗余比特是在被解码为码块的数据块之间进行比特的逻辑运算所得到的结果。可以在发送机与接收机之间、向记录介质记录数据的记录装置与再现装置之间、或者存储装置与再现装置之间，预先决定与对用于生成冗余比特的逻辑运算有贡献的数据块对应的码块组和冗余比特之间的关系。以下，在实施例3中假定基于两个数据块来生成冗余比特而进行说明。其中，对冗余比特的生成有贡献的数据块的数量不限于2个，也可以基于3个以上的数据块来生成冗余比特。
例如，在对基于两个数据块生成了冗余比特的数据进行解码的情况下，如图22所示，优选设置两个块内反复运算部83-1、83-2。另外，在基于3个以上的数据块生成冗余比特的情况下，优选设置与对冗余比特的生成有贡献的数据块相应量的块内反复运算部83。这是因为能够对多个码块进行并行处理。不过，在能够充分达到对块内反复运算部83的处理要求的解码速度时，也可设置1个块内反复运算部83。即，1个块内反复运算部83可顺序地对多个码块进行解码。在此情况下，可设置保存反复处理中途的码块的缓存。
块内反复运算部83反复执行以下处理：将码块内的比特序列作为输入，计算被纠错编码为码块的数据块内的信号比特的可靠性信息，进而将计算出的可靠性信息作为输入，计算被纠错编码为上述码块的数据块内的信号比特的新的可靠性信息。其中，每当计算出新的可靠性信息时，块内反复运算部83将计算出的可靠性信息交给块间反复运算部84。块内反复运算部83例如可例示为从图12的第1Turbo解码电路21中去除了互补解码部21p后的结构。另外，块内反复运算部83例如可例示为从图12的第2Turbo解码电路21中去除了互补解码部21p后的结构。另外，块内反复运算部83例如可例示为从图19的LDPC单元中去除了互补解码部63后的结构。
块间反复运算部64从输入部82接受在各个组所包含的数据块之间生成的冗余比特的LLR。另外，每当块内反复运算部83计算出新的可靠性信息时，从块内反复运算部83-1、83-2接受计算出的可靠性信息。然后，在数据块的组中，根据从块内反复运算部83-1、83-2接受的可靠性信息，在对冗余比特的生成有贡献的比特之间进一步生成LLR，并将生成的LLR返回到块内反复运算部83-1、83-2。
块间反复运算部64与图12的互补解码部21p、图19的互补解码部63相同。即，块间反复运算部64根据块内反复运算部63反复计算的数据块内的信号比特的可靠性信息来计算块间可靠性信息，该块间可靠性信息表示各个组所包含的数据块内对冗余比特的生成有贡献的信号比特的可靠性。并且，块间反复运算部64将块间可靠性信息作为相应的信号比特的可靠性信息输入到块内反复运算部63。块间反复运算部64与块内反复运算部63的处理联动地反复执行码块之间的LLR生成处理。
在图22中设置有多个块间反复运算部84。其中，1个块间反复运算部84可以是1个。即，例如，块间反复运算部84控制与对冗余比特的生成有贡献的多个数据块对应的码块的组，直至与对冗余比特有贡献的码块比特对应的LLR出现。并且，当在各个码块中对冗余比特有贡献的比特的LLR出现时，块间反复运算部84可计算该比特的LLR。另外，关于多个码块的组所包含的任意1个码块，当已更新了对冗余比特有贡献的比特的LLR时，其它码块也可使用已经生成的LLR来生成冗余比特的码间LLR。总之，只要设置用于保存反复处理中途的码块的缓存即可。
如以上所述，根据实施例3的解码装置，在从对数据块(对信号比特序列进行分割而得到的数据块)进行纠错编码后的码块中，解码得到数据块的情况下，利用码块间的冗余比特在码块间、在对冗余比特的生成有贡献的比特之间生成LLR。在对冗余比特的生成有贡献的比特之间，例如用实施例1的算式(1)的式(1)来表示LLR。因此，在将信号比特序列分割为数据块并纠错编码为码块时，即使通过每个码块的反复处理进行软判定解码时，也能够取入来自其它码块的信息。即，在实际效果中，不会被码块的范围所限制，即，不会被对信号比特序列进行分割后的数据块的范围所限制，能够基于大范围的信息比特序列，对作为对象的码块进行解码，获得数据块。
《其它》
在以上说明的本实施方式和第1及第2变形方式中，Turbo编码电路以及Turbo解码电路包含硬件要素。作为硬件要素，例如有FPGA[Field Programmable Gate Array：现场可编程门阵列]、ASIC[Application Specific Integrated Circuit：专用集成电路]、LSI[Large Scale Integration：大规模集成电路]、IC[Integrated Circuit：集成电路]、门阵列、逻辑门。作为逻辑门，例如有AND、OR、NOT、NAND、NOR、触发器、计数器。
另外，Turbo编码电路以及Turbo解码电路还可以包含硬件要素和软件要素。作为软件要素，例如有：接口程序、驱动程序、模块程序、组件程序、固件，对象、类别，任务、进程、函数、属性、过程、子例程、程序码、微型码、码段，附加段、堆栈段、表、数据、程序区、数据区、数据、数据库、数据结构、字段、记录、矩阵、排列、变量、参数。
另外，以上所例示的软件要素都可以利用C语言、C++、Java(美国太阳微系统公司的商标)、可视Basic语言(美国微软公司的商标)、Perl、Ruby、以及其它多种编程语言进行描述。
另外，实施例1、实施例2中说明的编码装置以及解码装置除了可应用于发送机和接收机之外，例如还可以应用于存储语音、声音、音乐、影像、各种数据的记录装置。另外，实施例1、实施例2中说明的编码装置以及解码装置还可以应用于基于上述记录装置所记录的数据来再现语音、声音、音乐、影像、各种数据的再现装置。
符号说明
10  发送机
10a  二进制信源
10b  码块分割单元
10c  纠错编码单元
10d  编码率匹配单元
10e  调制单元
10f  升频变换器
10g  天线
10h  通信控制单元
11  第1CRC码附加电路
12  第2CRC码附加电路
13  第1Turbo编码电路
13a  第1RSC编码部
13b  交织部
13c  第2RSC编码部
14  第2Turbo编码电路
15  冗余比特生成电路
20  接收机
20a  天线
20b  降频变换器
20c  解调单元
20d  编码率解匹配单元
20e  纠错解码单元
20f  码块结合单元
20g  二进制同步单元
20h  通信控制单元
21  第1Turbo解码电路
21a  对数似然比运算器
21b  寄存器
21c  对数似然比运算器
21d  寄存器
21e  第1m比特加法器
21f  第1SISO解码部
21g  第2m比特加法器
21h  交织部
21j  第2SISO解码部
21k  解交织部
21m  第3m比特加法器
21n  移位寄存器
21p  互补解码部
21q  CRC部
21r  第4m比特加法器
22  第2Turbo解码电路
50  发送机
53、54  LDPC编码单元
60  接收机
61  消息节点处理部
62  校验节点处理部
63  互补解码部
64  LDPC单元
65  控制单元
66  LLR生成单元
67  硬判定单元

Claims (11)

1.一种编码装置，该编码装置具备：
分割部，其将输入的信号比特序列分割为数据块；
编码部，其对所述数据块分别进行纠错编码，分别生成能够通过反复解码运算进行解码的码块，所述反复解码运算执行多次估计信号比特的可靠性的运算；
生成部，其在由多个所述分割后的数据块组合而成的各个组的数据块之间进行比特运算，由此生成冗余比特；以及
输出部，其输出所述生成的码块和冗余比特。
2.根据权利要求1所述的编码装置，其中，
该编码装置还具备输出比特数调整部，该输出比特数调整部选择所述冗余比特中的一些比特作为发送对象，并且根据所选择的冗余比特的数量从所述码块中间隔地去除比特。
3.根据权利要求1或2所述的编码装置，其中，
所述输出部按照根据所述码块的编码率决定的比特数，将所述码块的组中包含的比特置换为所述冗余比特。
4.一种发送机，该发送机具备：
分割部，其将输入的信号比特序列分割为数据块；
编码部，其对所述数据块分别进行纠错编码，分别生成能够通过反复解码运算进行解码的码块，所述反复解码运算执行多次估计信号比特的可靠性的运算；
生成部，其在由多个所述分割后的数据块组合而成的各个组的数据块之间进行比特运算，由此生成冗余比特；以及
发送部，其向接收机发送所述生成的码块和冗余比特。
5.一种解码装置，该解码装置具备：
输入部，其输入在由多个数据块组合而成的各个组所包含的数据块之间生成的冗余比特、以及对所述数据块进行纠错编码后的码块，其中，所述数据块是对信号比特序列进行分割而得到的；
块内反复运算部，其反复执行如下处理：将所述码块内的比特序列作为输入，计算被纠错编码为所述码块的数据块内的信号比特的可靠性信息，进而将计算出的可靠性信息作为输入，计算被纠错编码为所述码块的数据块内的信号比特的新的可靠性信息；以及
块间反复运算部，其反复执行如下处理：根据在所述各个组所包含的数据块之间生成的冗余比特、以及由所述块内反复运算部反复计算出的数据块内的信号比特的可靠性信息，计算块间可靠性信息，将所述块间可靠性信息作为相应的信号比特的可靠性信息输入到所述块内反复运算部，其中，所述块间可靠性信息表示所述各个组所包含的数据块内对所述冗余比特的生成有贡献的信号比特的可靠性。
6.根据权利要求5所述的解码装置，该解码装置还具备：
控制部，其使所述块内反复运算部以及所述块间反复运算部反复计算可靠性信息，直至达到规定限度；以及
输出部，在可靠性信息的计算反复进行至所述规定限度之后，该输出部根据所述块内反复运算部或所述块间反复运算部计算出的可靠性信息，计算所述数据块的各个信号比特的估计值。
7.根据权利要求5或6所述的解码装置，其中，
所述码块包含：信号比特序列、基于所述信息比特序列生成的第1检查比特序列、以及对所述第1检查比特序列进行规定的替换操作而得到的第2检查比特序列，
所述块内反复运算部具有第1解码部和第2解码部，
所述第1解码部根据第1先验估计值和所述第1检查比特序列，计算所述数据块的各个信号比特的可靠性信息的第1增量值并输入到所述第2解码部，所述第1先验估计值包含基于所述信号比特序列的值的各个比特的可靠性信息以及基于所述可靠性信息的上次运算结果的可靠性信息的增量值，
所述第2解码部根据第2先验估计值和所述第2检查比特序列，计算所述数据块的各个比特的可靠性信息的第2增量值并输入到所述第1解码部，并且对所述第2先验估计值加上所述第2增量值，作为所述数据块的各个信号比特的可靠性信息输入到所述块间反复运算，所述第2先验估计值包含基于所述信号比特序列的值的各个比特的可靠性信息、基于所述可靠性信息的上次运算结果的可靠性信息的增量值、以及所述第1增量值。
8.根据权利要求5～7中任意1项所述的解码装置，其中，
所述码块是进行Turbo编码后的码块，
所述块内反复运算部具有多个Turbo解码部，在该多个Turbo解码部中，一边由多个要素解码器相互提供信号比特的可靠性信息的增量值，一边反复通过软判定解码来生成信号比特的可靠性信息，由此对Turbo编码后的码块进行Turbo解码，
所述Turbo解码部所包含的多个要素解码器中的至少1个要素解码器根据由其它所有的Turbo解码部得到的信号比特的可靠性信息和所述冗余比特，生成与如下数据块的信号比特对应的可靠性信息的增量值，该数据块是已被纠错编码为该Turbo解码部所要处理的码块的数据块。
9.根据权利要求5～8中任意1项所述的解码装置，其中，
所述多个码块包含循环冗余校验CRC码，
该解码装置还具备CRC运算部，
在反复进行可靠性信息的计算直至所述规定限度的期间内，该CRC运算部根据所述可靠性信息对所述数据块的各个比特的估计值进行CRC，在判定为不存在误码的情况下，将所述可靠性信息变更为最大并输入至所述块内反复运算部。
10.根据权利要求5所述的解码装置，其中，
利用满足基于规定的检查矩阵的检查式的低密度奇偶校验码对所述码块进行了编码，
所述块内反复运算部包含：与所述检查矩阵的行对应的校验运算部、以及与所述码块的各个信号比特对应的信息比特运算部，
所述校验运算部与所述检查矩阵的行对应地设置，按照与所述行的要素为1的列相对应的所述码块的信号比特的组合满足所述行的检查式的条件，根据该组合中的其它信号比特来计算该组合中的各个信号比特的可靠性信息，
所述信息比特运算部与码块内的信号比特对应地设置，将多个校验运算部计算出的针对相应信号比特的部分可靠性信息相加而计算与所述码块的各个比特对应的可靠性信息，
所述块间反复运算部根据所述信息比特运算部计算出的所述数据块的各个比特的可靠性信息和所述数据块间的冗余比特来计算所述各个比特的新的可靠性信息，并通过所述信息比特运算部输入到所述校验运算部。
11.一种接收机，该接收机具备：
接收部，其接收在由多个数据块组合而成的各个组所包含的数据块之间生成的冗余比特、以及对所述数据块进行纠错编码后的码块，其中，所述数据块是对信号比特序列进行分割而得到的；
块内反复运算部，其反复执行如下处理：将所述码块内的比特序列作为输入，计算被纠错编码为所述码块的数据块内的信号比特的可靠性信息，进而将计算出的可靠性信息作为输入，计算被纠错编码为所述码块的数据块内的信号比特的新的可靠性信息；以及
块间反复运算部，其反复执行如下处理：根据在所述各个组所包含的数据块之间生成的冗余比特、以及由所述块内反复运算部反复计算出的数据块内的信号比特的可靠性信息，计算块间可靠性信息，将所述块间可靠性信息作为相应的信号比特的可靠性信息输入到所述块内反复运算部，其中，所述块间可靠性信息表示所述各个组所包含的数据块内对所述冗余比特的生成有贡献的信号比特的可靠性。
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