CN102474257A - 高电压逻辑电路 - Google Patents

Abstract

本发明描述可处理具有较大电压范围的数字输入及输出信号的高电压逻辑电路。在一示范性设计中，高电压逻辑电路包括输入级、第二级及输出级。所述输入级接收至少一个输入信号，且提供(i)具有第一电压范围的至少一个第一中间信号及(ii)具有第二电压范围的至少一个第二中间信号。所述第二级接收所述第一中间信号及所述第二中间信号并基于逻辑功能来处理所述第一中间信号及所述第二中间信号，且提供(i)具有所述第一电压范围的第一驱动信号及(ii)具有所述第二电压范围的第二驱动信号。所述输出级接收所述第一驱动信号及所述第二驱动信号，且提供具有第三电压范围的输出信号，所述第三电压范围可大于所述第一电压范围及所述第二电压范围中的每一者。

Description

高电压逻辑电路

依据35U.S.C.§119主张优先权

本专利申请案主张2009年7月22日申请的题目为“高电压逻辑族群(HIGHVOLTAGE LOGIC FAMILY)”的第61/227,732号美国临时申请案的优先权，所述美国临时申请案已转让给本受让人，且以引用的方式明确地并入本文中。

技术领域

本发明大体来说涉及电子装置，且更具体来说涉及数字逻辑电路。

背景技术

数字逻辑电路广泛用以实施数字功能，用以介接于数字电路与模拟电路之间，且用于其它功能。数字逻辑电路为一种电路，其接收一个或一个以上数字输入信号、对所述数字输入信号执行特定逻辑功能，且提供一个或一个以上数字输出信号。数字信号在任何给定时刻具有多个(通常为两个)可能的逻辑值中的一者。举例来说，数字信号可针对逻辑高具有高电压电平或针对逻辑低具有低电压电平(例如，零伏特(0V))。

数字逻辑电路可通过金属氧化物半导体(MOS)晶体管来实施以获得小的大小及低功率消耗。通常，MOS晶体管经设计成处理数字输入信号以及数字输出信号的电压范围。然而，在特定情境下，可能需要处理具有较大电压范围的数字输入及输出信号。

发明内容

附图说明

图1展示高电压逻辑电路的框图。

图2及3展示实施反相器的高电压逻辑电路。

图4展示实施与非门的高电压逻辑电路。

图5展示实施逻辑功能的高电压逻辑电路。

图6展示无线通信装置的框图。

图7展示高电压逻辑电路及开关。

图8展示用于产生控制信号的过程。

具体实施方式

词语“示范性”在本文中用以意味着“充当实例、例子或说明”。未必将本文中描述为“示范性”的任一设计解释为比其它设计优选或有利。

在本文中描述可处理具有较大电压范围的数字输入及输出信号的高电压逻辑电路。高电压逻辑电路可通过具有击穿电压的MOS晶体管来实施，所述击穿电压可小于数字输入及输出信号的电压范围。高电压逻辑电路可用于各种应用，例如用于数字电路与模拟电路之间的接口电路，用于控制电路以接通或断开开关等。

图1展示高电压逻辑电路100的示范性设计的框图。在此示范性设计中，逻辑电路100包括输入级110、耦合到输入级110的第二级120，及耦合到第二级120的输出级130。输入级110可接收具有全电压范围的K个数字输入信号Vin1到VinK，其中K可为1或大于1。输入级110可提供(i)具有第一减小的电压范围的K个第一数字中间信号Va1_top到VaK_top及(ii)具有第二减小的电压范围的K个第二数字中间信号Va1_bot到VaK_bot。每一减小的电压范围可为全电压范围的分数。

第二级120可接收来自输入级110的中间信号，且可对所述中间信号实施逻辑功能。第二级120可提供(i)具有第一减小的电压范围的第一数字驱动信号Vdr_top及(ii)具有第二减小的电压范围的第二数字驱动信号Vdr_bot。输出级130可接收来自第二级120的驱动信号，且可提供具有全电压范围的数字输出信号Vout。输入级110、第二级120及输出级130可通过具有击穿电压的MOS晶体管来实施，所述击穿电压可小于全电压范围但大于每一减小的电压范围(如下文所描述)。

图2展示实施反相器的高电压逻辑电路102的示范性设计的示意图。逻辑电路102包含输入级110a、第二级120a，及输出级130a，其为图1中的输入级110、第二级120及输出级130的示范性设计。

在图2所展示的示范性设计中，输入级110a包括顶部输入电路210及底部输入电路220。顶部输入电路210接收具有全电压范围的输入信号Vin，且提供具有第一减小的电压范围的第一中间信号Va_top。底部输入电路220接收Vin信号，且提供具有第二减小的电压范围的第二中间信号Va_bot。在图2所展示的示范性设计中，顶部输入电路210包括以堆叠配置耦合的P沟道MOS(PMOS)晶体管212及214。PMOS晶体管212使其栅极接收Vin信号，使其漏极耦合到中间电压Vmid，且使其源极提供Va_top信号。PMOS晶体管214使其栅极接收Vmid电压，使其漏极耦合到PMOS晶体管212的源极，且使其源极接收Vin信号。底部输入电路220包括以堆叠配置耦合的N沟道MOS(NMOS)晶体管222及224。NMOS晶体管222使其栅极接收Vin信号，使其源极耦合到Vmid电压，且使其漏极提供Va_bot信号。NMOS晶体管224使其栅极接收Vmid电压，使其漏极耦合到NMOS晶体管222的漏极，且使其源极接收Vin信号。PMOS及NMOS晶体管可通过对称结构来实施，且每一MOS晶体管的源极及漏极可互换。

Vin信号及Vout信号的全电压范围可涵盖从正电源电压Vdd到负电源电压Vss的范围。Vss可为电路接地、负电压或正电压。Va_top信号的第一减小的电压范围可涵盖从Vdd到Vmid的范围。Va_bot信号的第二减小的电压范围可涵盖从Vmid到Vss的范围。每一减小的电压范围可小于用以实施高电压逻辑电路的MOS晶体管的击穿电压。一般来说，Vmid可为Vdd与Vss之间的任何电压，且可等于或可不等于Vcenter＝(Vdd-Vss)/2+Vss。然而，将Vcenter用于Vmid可最大化可由高电压逻辑电路处理的电压范围。可将Vmid电压设定为在Vdd与Vss的中间范围附近的值。

顶部输入电路210产生Va_top信号，所述Va_top信号具有第一减小的电压范围及与Vin信号相同的逻辑值。底部输入电路220产生Va_bot信号，所述Va_bot信号具有第二减小的电压范围及与Vin信号相同的逻辑值。输入级110a可有效地将全电压范围分成两个减小的电压范围。如图2所展示，通过自偏置MOS晶体管来实施输入电路210及220。将Vin信号用作用于输入电路210与输入电路220两者的供应电压。

表1提供在输入级110a内的每一MOS晶体管的接通/断开状态以及Va_top信号及Va_bot信号相对于Vin信号的电压电平。如表1所展示，Va_top信号限于Vdd与Vmid之间，且Va_bot信号限于Vmid与Vss之间。如果Vin信号处于Vdd，则顶部PMOS晶体管214接通，底部PMOS晶体管212断开，且Va_top信号设定为Vdd。此外，顶部NMOS晶体管224断开，底部NMOS晶体管222接通，且Va_bot信号设定为Vmid。相反地，如果Vin信号处于Vss，则顶部PMOS晶体管214断开，底部PMOS晶体管212接通，且Va_top信号设定为Vmid。此外，顶部NMOS晶体管224接通，底部NMOS晶体管222断开，且Va_bot信号设定为Vss。

表1-输入级

第二级的设计可取决于正由高电压逻辑电路实施的逻辑功能。在图2所展示的示范性设计中，第二级120a实施反相器功能，且包括顶部路径230及底部路径240。顶部路径230包括串联耦合的L个反相器232a到2321(其中L可为奇数值1、3、5等)以实施反相器功能。第一反相器232a接收来自顶部输入电路210的Va_top信号。每一反相器232(除最后的反相器2321外)将其输出提供到下一反相器232。最后的反相器2321提供第一驱动信号Vdr_top。反相器232a到2321可在Vdd与Vmid之间操作，如图2所展示。

底部路径240包括串联耦合的M个反相器242a到242m(其中M可为奇数值1、3、5等)以实施反相器功能。M可能等于或可能不等于L。第一反相器242a接收来自底部输入电路220的Va_bot信号。每一反相器242(除最后的反相器242m外)将其输出提供到下一反相器242。最后的反相器242m提供第二驱动信号Vdr_bot。反相器242a到242m可在Vmid与Vss之间操作，如图2所展示。

顶部路径230及底部路径240各自可包括奇数个反相器以实施逻辑电路102的反相器功能。可通过NMOS晶体管及PMOS晶体管来实施每一反相器，如下文所描述。

在输出级130a内，NMOS晶体管252使其栅极耦合到Vmid电压，使其源极接收来自第二级120a的Vdr_bot信号，且使其漏极提供Vout信号。PMOS晶体管254使其栅极耦合到Vmid电压，使其源极接收来自第二级120a的Vdr_top信号，且使其漏极耦合到NMOS晶体管252的漏极。如图2所展示，通过反相器来实施输出级130a，所述反相器使其输入连接到Vmid电压，且其上部供应电压及下部供应电压分别由Vdr_top及Vdr_bot信号提供。

表2提供每一MOS晶体管的接通/断开状态以及Vout信号相对于驱动信号的电压电平。如果Vdr_top信号处于Vdd且Vdr_bot信号处于Vmid，则NMOS晶体管252断开，PMOS晶体管254接通，且Vout信号设定为Vdd。相反地，如果Vdr_top信号处于Vmid且Vdr_bot信号处于Vss，则NMOS晶体管252接通，PMOS晶体管254断开，且Vout信号设定为Vss。

表2-输出级

Vdr_top	Vdr_bot	NMOS 252	PMOS 254	Vout
					Vdd	Vmid	断开	接通	Vdd
Vmid	Vss	接通	断开	Vss

图3展示实施反相器的高电压逻辑电路104的示范性设计的示意图。逻辑电路104包括输入级110a、第二级120b，及输出级130a。输入级110a接收输入信号Vin，且提供中间信号Va_top及Va_bot。输入级110a如上文图2所描述进行操作。

第二级120b接收来自输入级110a的Va_top信号及Va_bot信号，且提供驱动信号Vdr_top及Vdr_bot。在图3所展示的示范性设计中，第二级120b在顶部路径中包括一个反相器232且在底部路径中包括一个反相器242。反相器232包括以堆叠配置耦合的NMOS晶体管332及PMOS晶体管334。NMOS晶体管332使其栅极接收Va_top信号，使其源极耦合到Vmid(例如，电路接地)，且使其漏极提供Vdr_top信号。PMOS晶体管334使其栅极接收Va_top信号，使其源极耦合到Vdd，且使其漏极耦合到NMOS晶体管332的漏极。类似地，反相器242包括以堆叠配置耦合的NMOS晶体管342及PMOS晶体管344。反相器232接收Va_top信号，对所述Va_top信号实施反相器功能，且提供Vdr_top信号。反相器242接收Va_bot信号，对所述Va_bot信号实施反相器功能，且提供Vdr_bot信号。

输出级130a接收来自第二级120b的Vdr_top信号及Vdr_bot信号，且提供输出信号Vout。输出级130a如上文图2所描述进行操作。

图3还展示Vdd＝2.5V、Vss＝-2V且Vmid＝0V的实例。如由此实例所说明，Vmid无需处于Vdd与Vss之间的中间点处。图3还展示Vin信号处于逻辑低且具有电压Vss＝-2V的状况下各种信号的电压电平。在此状况下，Va_top信号也处于逻辑低且具有电压Vmid＝0V，且Va_bot信号也处于逻辑低且具有电压Vss＝-2V。归因于反相器功能，Vdr_top信号处于逻辑高且具有电压Vdd＝2.5V，且Vdr_bot信号也处于逻辑高且具有电压Vmid＝0V。Vout信号处于逻辑高且具有电压Vdd＝2.5V。

来自第二级的Vdr_top信号及Vdr_bot信号具有相同逻辑值，但可观测到不同延迟。可能需要控制Vdr_top信号及Vdr_bot信号的转变，使得输出级130a中的MOS晶体管252及254不会同时观测到Vdd及Vss，同时观测到Vdd及Vss可使可靠性降级。对于高到低的转变，首先Vdr_top信号应从Vdd转变到Vmid，且之后Vdr_bot信号应从Vmid转变到Vss。Vdr_top信号相对于Vdr_bot信号的较快高到低的转变可通过以下方式来获得：(i)将较大NMOS晶体管332用于顶部路径中的反相器232及/或(ii)将较小NMOS晶体管342用于底部路径中的反相器242。相反地，对于低到高的转变，首先Vdr_bot信号应从Vss转变到Vmid，且之后Vdr_top信号应从Vmid转变到Vdd。Vdr_bot信号相对于Vdr_top信号的较快低到高的转变可通过以下方式来获得：(i)将较大PMOS晶体管344用于底部路径中的反相器242及/或(ii)将较小PMOS晶体管334用于顶部路径中的反相器232。一般来说，可选择用于顶部路径中的反相器232及底部路径中的反相器242的MOS晶体管的尺寸以实现Vdr_top及Vdr_bot信号的所要低到高及高到低的转变。

一般来说，可选择包括于顶部路径及底部路径中的每一者中的反相器的数目以及用于每一反相器的MOS晶体管的尺寸，以获得驱动信号的所要转变。可界定驱动信号的转变以避免在切换期间通过Vdd及Vss同时驱动MOS晶体管252及254，即，避免输出级中的电压尖峰。

图4展示实施二输入与非门的高电压逻辑电路106的示范性设计的示意图。逻辑电路106包括输入级110c、第二级120c，及输出级130a。

输入级110c包括顶部输入电路410及底部输入电路420。顶部输入电路410接收两个输入信号Vin1及Vin2，且提供两个第一中间信号Va1_top及Va2_top。顶部输入电路410可通过图2中的两个输入电路210来实施，每一输入信号一个输入电路210。底部输入电路420接收两个输入信号，且提供两个第二中间信号Va1_bot及Va2_bot。底部输入电路420可通过图2中的两个输入电路220来实施，每一输入信号一个输入电路220。Vin1信号及Vin2信号具有在Vdd与Vss之间的全电压范围。Va1_top信号及Va2_top信号具有分别与Vin1信号及Vin2信号相同的逻辑值，但具有在Vdd与Vmid之间的第一减小的电压范围。Va1_bot及Va2_bot信号具有分别与Vin1信号及Vin2信号相同的逻辑值，但具有在Vmid与Vss之间的第二减小的电压范围。

第二级120c实施与非功能，且包括顶部路径430及底部路径440。顶部路径430包括串联耦合的与非门432及P个反相器434a到434p，其中P可为偶数值0、2、4等。与非门432接收来自顶部输入电路410的Va1_top信号及Va2_top信号，且将其输出提供到第一反相器434a。每一反相器434(除最后的反相器434p外)将其输出提供到下一反相器434。最后的反相器434p提供第一驱动信号Vdr_top。与非门432及反相器434a到434p可在Vdd与Vmid之间操作，如图4所展示。底部路径440包括串联耦合的与非门442及Q个反相器444a到444q，其中Q可为偶数值0、2、4等。Q可能等于或可能不等于P。与非门442接收来自底部输入电路420的Va1_bot信号及Va2_bot信号，且将其输出提供到第一反相器444a。每一反相器444(除最后的反相器444q外)将其输出提供到下一反相器444。最后的反相器444q提供第二驱动信号Vdr_bot。与非门442及反相器444a到444q可在Vmid与Vss之间操作，如图4所展示。

与非门432及442可以此项技术中已知的方式通过MOS晶体管来实施。第二级120c可包括反相器434及444以获得驱动信号的所要延迟以及低到高及高到低的转变，如上文所描述。也可省略反相器434及444。在此状况下，可通过将合适尺寸用于用以实施与非门432及442的MOS晶体管来获得所要延迟及转变。

输出级130a接收来自第二级120c的Vdr_top信号及Vdr_bot信号，且提供输出信号Vout。输出级130a如上文图4所描述进行操作。

图5展示可能够实施任何逻辑功能的高电压逻辑电路108的示范性设计的示意图。逻辑电路108包括输入级110d、第二级120d，及输出级130d。

输入级110d包括顶部输入电路510及底部输入电路520。顶部输入电路510接收具有全电压范围的K个输入信号Vin1到VinK，且提供K个第一中间信号Va1_top到VaK_top，所述K个第一中间信号Va1_top到VaK_top具有第一减小的电压范围及分别与Vin1信号到VinK信号相同的逻辑值。顶部输入电路510可通过图2中的K个输入电路210来实施，每一输入信号一个输入电路210。底部输入电路520也接收Vin1信号到VinK信号，且提供K个第二中间信号Va1_bot到VaK_bot，所述K个第二中间信号Va1_bot到VaK_bot具有第二减小的电压范围及分别与Vin1信号到VinK信号相同的逻辑值。底部输入电路520可通过图2中的K个输入电路220来实施，每一输入信号一个输入电路220。

第二级120d包括顶部路径530a及底部路径530b。顶部路径530a包括串联耦合的逻辑电路532a及延迟电路534a。底部路径530b包括串联耦合的逻辑电路532b及延迟电路534b。顶部路径530a中的逻辑电路532a及延迟电路534a可在Vdd与Vmid之间操作。底部路径530b中的逻辑电路532b及延迟电路534b可在Vmid与Vss之间操作。每一逻辑电路532接收来自输入级110d的K个中间信号的相应集合，对所述中间信号实施所要逻辑功能，且将其输出提供到相关联的延迟电路534。每一逻辑电路532可通过反相器、逻辑门及/或其它逻辑组件来实施。每一延迟电路534可对其输入信号操作以获得所要延迟及转变，且提供驱动信号。逻辑电路532a及532b可通过类似(例如，相同)电路来实施。延迟电路534a及534b可通过具有合适尺寸的MOS晶体管来实施以获得所要延迟及转变，从而避免在切换期间在输出级130d中的电压尖峰。也可省略延迟电路534a及534b。在此状况下，所要延迟及转变可通过逻辑电路532a及532b来实现。

输出级130d包括组合器电路550，所述组合器电路550接收来自第二级120d的Vdr_top信及Vdr_bot信号，且提供输出信号Vout。组合器电路550可如图2所展示来实施。

如图1到图5所展示，高电压逻辑电路可处理具有全电压范围的输入信号及输出信号，且可实施任何所要逻辑功能。高电压逻辑电路有效地将全电压范围分成多个(例如，两个)减小的电压范围。自偏置输入级可分割输入信号的全电压范围，且可针对每一减小的电压范围产生一个中间信号集合。第二级可包括用于每一减小的电压范围的一个路径。每一路径可实施所要逻辑功能，且可在其减小的电压范围的电压之间操作。第二级中的路径可并行地操作。输出级可组合来自第二级的驱动信号，且可提供具有全电压范围的输出信号。

在上文所描述的示范性设计中，高电压逻辑电路可接收具有全电压范围的输入信号，且可提供具有全电压范围的输出信号。在其它示范性设计中，高电压逻辑电路可接收具有减小的电压范围的输入信号，且可提供具有全电压范围的输出信号。输入级可包括一个或一个以上电平移位器以接收输入信号，且提供具有不同减小的电压范围的多个中间信号集合。

高电压逻辑电路可通过(例如)图2到图5所展示的MOS晶体管来实施。可基于以下约束来选择Vdd、Vmid及Vss：

Vdd-Vmid＜Vbreakdown，及等式(1)

Vmid-Vss＜Vbreakdown，等式(2)

其中Vbreakdown为MOS晶体管的击穿电压。

每一MOS晶体管可观测到减小的电压范围(其可为Vdd-Vmid或Vmid-Vss)而非全电压范围的最大栅极到源极电压(Vgs)及最大漏极到源极电压(Vds)。MOS晶体管可以可靠方式操作，只要每一减小的电压范围小于MOS晶体管的击穿电压即可，如等式(1)及(2)所展示。

高电压逻辑电路可通过电源电压的不同组合进行操作。举例来说，高电压逻辑电路可通过正供应电压与负供应电压两者(例如，Vdd＝3V、Vss＝-3V且Vmid＝0V)，或仅正供应电压(例如，Vdd＝6V、Vss＝0V且Vmid＝3V)，或仅负供应电压(例如，Vdd＝0V、Vss＝-6V且Vmid＝-3V)进行操作。

高电压逻辑电路可提供各种优点。这些逻辑电路可处理具有大电压电平的输入信号及输出信号，所述大电压电平可能超过用以实施逻辑电路的MOS晶体管的击穿电压。这些逻辑电路可与需要超过击穿电压的大电压电平的电路块(例如，开关)介接。举例来说，具有以0V加偏置的源极/漏极的开关可能需要Vdd以使其接通且需要Vss以使其断开。在此状况下，Vdd-Vss可大于Vbreakdown。作为另一实例，具有处于Vdd的源极的开关可能需要2Vdd以使其接通且需要0V以使其断开。在此状况下，2Vdd可大于Vbreakdown。高电压逻辑电路可能够耐受这些开关的高电压电平。

本文中所描述的高电压逻辑电路可用于各种电子装置，例如无线通信装置、蜂窝式电话、个人数字助理(PDA)、手持型装置、无线调制解调器、膝上型计算机、无绳电话、广播接收器、蓝牙装置、消费型电子装置等。下文描述高电压逻辑电路在无线通信装置中的使用，所述无线通信装置可为蜂窝式电话或某一其它装置。

图6展示无线通信装置600的示范性设计的框图。在此示范性设计中，无线装置600包括数字区段610及收发器620。收发器620包括支持双向通信的发射器630及接收器640。

在数字区段610内，处理器/控制器612可执行无线装置600的各种功能，例如，用于正被发射或接收的数据的处理。存储器614可为处理器/控制器612存储程序代码及数据。高电压逻辑电路616可接收来自(例如)处理器/控制器612及/或其它电路块的输入信号，且可产生输出信号。数字区段610也可包括其它模块、处理器、存储器等。

在发射路径中，数字区段610可处理(例如，编码及调制)待发射的数据，且将输出基带信号提供到发射器630。在发射器630内，上变频转换器电路632可处理(例如，放大、滤波及上变频转换)所述输出基带信号，且提供经上变频转换的信号。功率放大器(PA)模块634可放大所述经上变频转换的信号以获得所要输出功率电平且提供输出射频(RF)信号，所述输出RF信号可经由开关/双工器636路由并经由天线638发射。

在接收路径中，天线638可接收由基站及/或其它发射器台所发射的RF信号，且可提供经接收的RF信号，所述经接收的RF信号可经由开关/双工器636路由并提供到接收器640。在接收器640内，前端模块642可处理(例如，放大及滤波)经接收的RF信号，且提供经放大的RF信号。下变频转换器电路644可进一步处理(例如，下变频转换、滤波及放大)所述经放大的RF信号，且将输入基带信号提供到数字区段610。数字区段610可进一步处理(例如，数字化、解调及解码)所述输入基带信号以恢复所发射的数据。

高电压逻辑电路650可接收来自数字区段610的输入信号，且可产生用于上变频转换器电路632、PA模块634、开关/双工器636、前端模块642及/或下变频转换器电路644的输出信号。举例来说，逻辑电路650可产生用于PA模块634内的开关及开关/双工器636的控制信号。

图7展示高电压逻辑电路700及RF开关740的示范性设计的示意图。在图7所示的示范性设计中，通过堆叠的NMOS晶体管来实施开关740。在开关740内，N个NMOS晶体管742a到742n以堆叠配置耦合，其中N可为大于1的任何整数值。每一NMOS晶体管742(除最后的NMOS晶体管742n外)使其漏极耦合到后续NMOS晶体管的源极。第一NMOS晶体管742a使其源极接收输入RF信号RFin。最后的NMOS晶体管742n使其漏极提供输出RF信号RFout。N个电阻器744a到744n分别使其一端耦合到节点A，且另一端耦合到NMOS晶体管742a到742n的栅极。电阻器744a到744n可具有相同电阻值，所述电阻值可相对较大(例如，1000欧姆以上)。节点A为开关740的控制输入。

高电压逻辑电路700可接收输入控制信号Vctrl，且可将输出控制信号Vcontrol提供到开关740的控制输入。逻辑电路700可包括可如上文所描述而实施的输入级710、第二级720及输出级730。举例来说，逻辑电路700可通过图2中的逻辑电路102、图3中的逻辑电路104、图4中的逻辑电路106或图5中的逻辑电路108来实施。

在一示范性设计中，(例如)如图1所展示，设备可包含输入级、第二级及输出级。输入级可接收至少一个输入信号(例如，Vin1到VinK，其中K≥1)，且可提供(i)具有第一电压范围的至少一个第一中间信号(例如，Va1_top到VaK_top)及(ii)具有第二电压范围的至少一个第二中间信号(例如，Va1_bot到VaK_bot)。第二级可耦合到输入级，可接收第一中间信号及第二中间信号且基于逻辑功能来处理第一中间信号及第二中间信号，且可提供具有第一电压范围的第一驱动信号(例如，Vdr_top)及具有第二电压范围的第二驱动信号(Vdr_bot)。输出级可耦合到第二级，可接收所述第一驱动信号及所述第二驱动信号，且可提供具有一第三电压范围的输出信号。所述第三电压范围可大于第一电压范围及第二电压范围中的每一者。

所述至少一个输入信号也可具有第三电压范围。第一驱动信号与第二驱动信号之间的电压差可等于第一电压范围或第二电压范围。在一示范性设计中，第一电压范围可在高电压与中间电压之间。第二电压范围可在所述中间电压与低电压之间。第三电压范围可在所述高电压与所述低电压之间。输入级、第二级及输出级可通过具有击穿电压的MOS晶体管来实施。第一电压范围及第二电压范围可小于所述击穿电压以改善MOS晶体管的可靠性。

在一示范性设计中，输入级可包含第一电路及第二电路。第一输入电路(例如，输入电路210、410或510)可接收至少一个输入信号，且可提供至少一个第一中间信号。第一输入电路可包含至少一对PMOS晶体管，每一输入信号一对PMOS晶体管。每对PMOS晶体管(例如，PMOS晶体管212及214)可以堆叠配置耦合且可接收相应输入信号，且提供相应第一中间信号。第二输入电路(例如，输入电路220、420或520)也可接收至少一个输入信号，且可提供至少一个第二中间信号。第二输入电路可包含至少一对NMOS晶体管，每一输入信号一对NMOS晶体管。每对NMOS晶体管(例如，NMOS晶体管222及224)可以堆叠配置耦合且可接收相应输入信号，且提供相应第二中间信号。第一输入电路可在高电压与中间电压之间操作。第二输入电路可在中间电压与低电压之间操作。

在一示范性设计中，第二级可包含第一逻辑电路及第二逻辑电路。第一逻辑电路(例如，逻辑电路532a)可接收至少一个第一中间信号且基于逻辑功能来处理所述至少一个第一中间信号，且可在第一电压范围之间操作。第二逻辑电路(例如，逻辑电路532b)可接收至少一个第二中间信号且基于逻辑功能来处理所述至少一个第二中间信号，且可在第二电压范围之间操作。第一逻辑电路及第二逻辑电路各自可包含至少一个反相器(例如，反相器232或242)，或至少一个逻辑门(例如，与非门432或442)、某一其它逻辑组件或其任一组合。第二级可进一步包含第一延迟电路及第二延迟电路。第一延迟电路(例如，延迟电路534a)可接收第一逻辑电路的输出，且可提供第一驱动信号。第二延迟电路可接收第二逻辑电路的输出，且可提供第二驱动信号。每一延迟电路可包含至少一个反相器及/或其它逻辑门或组件。

在一示范性设计中，(例如)如图2所展示，输出级可包含耦合到NMOS晶体管的PMOS晶体管。PMOS晶体管可在其源极处接收第一驱动信号，且可在其漏极处提供输出信号。NMOS晶体管可在其源极处接收第二驱动信号，且可在其漏极处提供输出信号。第一驱动信号及第二驱动信号可具有共同逻辑值。对于从逻辑高到逻辑低的改变，第一驱动信号可在第二驱动信号之前转变到逻辑低。对于从逻辑低到逻辑高的改变，第二驱动信号可在第一驱动信号之前转变到逻辑高。此可通过在延迟电路及/或逻辑电路中选择MOS晶体管的恰当尺寸来实现。

所述设备可进一步包含开关。所述开关可接收RF信号，且可基于来自输出级的输出信号而使所述RF信号通过或阻挡所述RF信号。输出信号也可提供到其它电路块。

在另一示范性设计中，设备(例如，无线装置、集成电路等)可包含高电压逻辑电路及第二电路。高电压逻辑电路可接收至少一个输入信号，且可基于至少一个输入信号且根据逻辑功能而产生(i)具有第一电压范围的至少一个第一中间信号及(ii)具有第二电压范围的至少一个第二中间信号。高电压逻辑电路可提供具有第三电压范围的控制信号，所述第三电压范围可大于第一电压范围及第二电压范围中的每一者。第二电路可接收所述控制信号，且可根据所述控制信号进行操作。举例来说，第二电路可包含开关，所述开关可基于控制信号而接通或断开。

图8展示用于产生控制信号的过程800的示范性设计。可(例如)通过第一输入电路基于至少一个输入信号产生具有第一电压范围的至少一个第一中间信号，所述第一输入电路在至少一个输入信号的高电压与中间电压之间操作(框812)。可(例如)通过第二输入电路基于至少一个输入信号产生具有第二电压范围的至少一个第二中间信号，所述第二输入电路在所述中间电压与至少一个输入信号的低电压之间操作(框814)。可基于逻辑功能处理至少一个第一中间信号(例如，通过在第一电压范围之间操作的第一逻辑电路)，以获得具有第一电压范围的第一驱动信号(框816)。也可基于所述逻辑功能处理至少一个第二中间信号(例如，通过在第二电压范围之间操作的第二逻辑电路)，以获得具有第二电压范围的第二驱动信号(框818)。可(例如)通过输出级基于第一驱动信号及第二驱动信号产生具有第三电压范围的输出信号，所述输出级在第一驱动信号与第二驱动信号之间操作(框820)。所述第三电压范围可大于第一电压范围及第二电压范围中的每一者。可延迟第一驱动信号及/或第二驱动信号以防止输出信号超出第一电压范围及第二电压范围中的较大者(框822)。可通过输出信号控制开关或某一其它电路。

本文中所描述的高电压逻辑电路可在IC、模拟IC、RFIC、混合信号IC、专用集成电路(ASIC)、印刷电路板(PCB)、电子装置等上实施。高电压逻辑电路也可通过各种IC工艺技术来制造，例如，互补金属氧化物半导体(CMOS)、NMOS、PMOS、双极结型晶体管(BJT)、双极CMOS(BiCMOS)、硅锗(SiGe)、砷化镓(GaAs)等。

实施本文中所描述的高电压逻辑电路的设备可为独立装置或可为较大装置的一部分。装置可为(i)独立IC，(ii)可包括用于存储数据及/或指令的存储器IC的一个或一个以上IC的集合，(iii)例如RF接收器(RFR)或RF发射器/接收器(RTR)的RFIC，(iv)例如移动台调制解调器(MSM)的ASIC，(v)可嵌入其它装置内的模块，(vi)接收器、蜂窝式电话、无线装置、手持机或移动单元，(vii)等。

在一个或一个以上示范性设计中，所描述的功能可以硬件、软件、固件或其任一组合来实施。如果以软件加以实施，则所述功能可作为一个或一个以上指令或代码而存储于计算机可读媒体上或经由计算机可读媒体进行传输。计算机可读媒体包括计算机存储媒体及通信媒体两者，通信媒体包括促进计算机程序从一处传送到另一处的任何媒体。存储媒体可为可由计算机存取的任何可用媒体。通过实例而非限制，这些计算机可读媒体可包含RAM、ROM、EEPROM、CD-ROM或其它光盘存储装置、磁盘存储装置或其它磁性存储装置，或可用以载运或存储呈指令或数据结构形式的所要程序代码且可由计算机存取的任何其它媒体。又，将任何连接恰当地称作计算机可读媒体。举例来说，如果使用同轴电缆、光纤缆线、双绞线、数字订户线(DSL)或无线技术(例如，红外线、无线电及微波)而从网站、服务器或其它远程源传输软件，则同轴电缆、光纤缆线、双绞线、DSL或无线技术(例如红外线、无线电及微波)包括于媒体的定义中。如本文中所使用，磁盘及光盘包括压缩光盘(CD)、激光光盘、光学光盘、数字通用光盘(DVD)、软性磁盘及蓝光光盘，其中磁盘通常以磁性方式再生数据，而光盘通过激光以光学方式再生数据。上述各物的组合也应包括在计算机可读媒体的范围内。

提供本发明的先前描述以使任何所属领域的技术人员能够制造或使用本发明。对本发明的各种修改对于所属领域的技术人员将显而易见，且在不脱离本发明的范围的情况下，可将本文中所界定的一般原理应用于其它变体。因此，本发明既定不限于本文中所描述的实例及设计，而是应被赋予与本文所揭示的原理及新颖特征一致的最广范围。

Claims (25)

1.一种设备，其包含：

输入级，其用以接收至少一个输入信号且提供具有第一电压范围的至少一个第一中间信号及具有第二电压范围的至少一个第二中间信号；

第二级，其用以接收所述第一中间信号及所述第二中间信号并基于逻辑功能来处理所述第一中间信号及所述第二中间信号，且提供具有所述第一电压范围的第一驱动信号及具有所述第二电压范围的第二驱动信号；及

输出级，其用以接收所述第一驱动信号及所述第二驱动信号且提供具有第三电压范围的输出信号，所述第三电压范围大于所述第一电压范围及所述第二电压范围中的每一者。

2.根据权利要求1所述的设备，所述输入级包含：

第一输入电路，其用以接收所述至少一个输入信号且提供所述至少一个第一中间信号；及

第二输入电路，其用以接收所述至少一个输入信号且提供所述至少一个第二中间信号。

3.根据权利要求2所述的设备，所述第一输入电路包含至少一对P沟道金属氧化物半导体PMOS晶体管，每一输入信号一对PMOS晶体管，每对PMOS晶体管以堆叠配置耦合并接收相应输入信号，且提供相应第一中间信号，且

所述第二输入电路包含至少一对N沟道金属氧化物半导体NMOS晶体管，每一输入信号一对NMOS晶体管，每对NMOS晶体管以堆叠配置耦合并接收相应输入信号，且提供相应第二中间信号。

4.根据权利要求2所述的设备，所述第一输入电路在所述至少一个输入信号的高电压与中间电压之间操作，且所述第二输入电路在所述中间电压与所述至少一个输入信号的低电压之间操作。

5.根据权利要求1所述的设备，所述第二级包含：

第一逻辑电路，其用以接收所述至少一个第一中间信号且基于所述逻辑功能来处理所述至少一个第一中间信号，所述第一逻辑电路在所述第一电压范围之间操作；及

第二逻辑电路，其用以接收所述至少一个第二中间信号且基于所述逻辑功能来处理所述至少一个第二中间信号，所述第二逻辑电路在所述第二电压范围之间操作。

6.根据权利要求5所述的设备，所述第一逻辑电路及所述第二逻辑电路各自包含至少一个反相器，或至少一个逻辑门，或两者。

7.根据权利要求5所述的设备，所述第二级进一步包含：

第一延迟电路，其用以接收所述第一逻辑电路的输出且提供所述第一驱动信号；及

第二延迟电路，其用以接收所述第二逻辑电路的输出且提供所述第二驱动信号。

8.根据权利要求7所述的设备，所述第一延迟电路及所述第二延迟电路各自包含至少一个反相器。

9.根据权利要求1所述的设备，所述输出级包含：

P沟道金属氧化物半导体PMOS晶体管，其用以在源极处接收所述第一驱动信号且在漏极处提供所述输出信号；及

N沟道金属氧化物半导体NMOS晶体管，其耦合到所述PMOS晶体管，且在源极处接收所述第二驱动信号并在漏极处提供所述输出信号。

10.根据权利要求1所述的设备，所述第一驱动信号与所述第二驱动信号之间的电压差等于所述第一电压范围或所述第二电压范围。

11.根据权利要求1所述的设备，所述第一驱动信号及所述第二驱动信号具有共同逻辑值，且对于从逻辑高到逻辑低的改变，所述第一驱动信号在所述第二驱动信号之前转变到逻辑低。

12.根据权利要求1所述的设备，所述第一驱动信号及所述第二驱动信号具有共同逻辑值，且对于从逻辑低到逻辑高的改变，所述第二驱动信号在所述第一驱动信号之前转变到逻辑高。

13.根据权利要求1所述的设备，所述至少一个输入信号具有所述第三电压范围。

14.根据权利要求1所述的设备，所述第一电压范围是在高电压与中间电压之间，所述第二电压范围是在所述中间电压与低电压之间，且所述第三电压范围是在所述高电压与所述低电压之间。

15.根据权利要求1所述的设备，所述输入级、所述第二级及所述输出级是通过具有击穿电压的金属氧化物半导体MOS晶体管来实施，且所述第一电压范围及所述第二电压范围小于所述击穿电压。

16.根据权利要求1所述的设备，其进一步包含：

开关，其用以接收射频RF信号且基于所述输出信号来使所述RF信号通过或阻挡所述RF信号。

17.一种设备，其包含：

逻辑电路，其用以接收至少一个输入信号，基于所述至少一个输入信号并根据逻辑功能来产生具有第一电压范围的至少一个第一中间信号及具有第二电压范围的至少一个第二中间信号，且提供具有第三电压范围的控制信号，所述第三电压范围大于所述第一电压范围及所述第二电压范围中的每一者；及

第二电路，其用以接收所述控制信号且根据所述控制信号进行操作。

18.根据权利要求17所述的设备，所述第二电路包含开关，所述开关是基于所述控制信号而接通或断开。

19.一种方法，其包含：

基于至少一个输入信号而产生具有第一电压范围的至少一个第一中间信号；

基于所述至少一个输入信号而产生具有第二电压范围的至少一个第二中间信号；

基于逻辑功能而处理所述至少一个第一中间信号以获得具有所述第一电压范围的第一驱动信号；

基于所述逻辑功能而处理所述至少一个第二中间信号以获得具有所述第二电压范围的第二驱动信号；及

基于所述第一驱动信号及所述第二驱动信号而产生具有第三电压范围的输出信号，所述第三电压范围大于所述第一电压范围及所述第二电压范围中的每一者。

20.根据权利要求19所述的方法，所述产生所述至少一个第一中间信号包含通过第一输入电路产生所述至少一个第一中间信号，所述第一输入电路在所述至少一个输入信号的高电压与中间电压之间操作，且

所述产生所述至少一个第二中间信号包含通过第二输入电路产生所述至少一个第二中间信号，所述第二输入电路在所述中间电压与所述至少一个输入信号的低电压之间操作。

21.根据权利要求19所述的方法，所述处理所述至少一个第一中间信号包含通过在所述第一电压范围之间操作的第一逻辑电路处理所述至少一个第一中间信号，且所述处理所述至少一个第二中间信号包含通过在所述第二电压范围之间操作的第二逻辑电路处理所述至少一个第二中间信号。

22.根据权利要求19所述的方法，其进一步包含：

延迟所述第一驱动信号或所述第二驱动信号或所述两个驱动信号以防止所述输出信号超出所述第一电压范围及所述第二电压范围中的较大者。

23.根据权利要求19所述的方法，所述产生所述输出信号包含：

通过在所述第一驱动信号与所述第二驱动信号之间操作的输出级产生所述输出信号。

24.根据权利要求19所述的方法，其进一步包含：

通过所述输出信号控制开关。

25.一种设备，其包含：

用于基于至少一个输入信号而产生具有第一电压范围的至少一个第一中间信号的装置；

用于基于所述至少一个输入信号而产生具有第二电压范围的至少一个第二中间信号的装置；

用于基于逻辑功能而处理所述至少一个第一中间信号以获得具有所述第一电压范围的第一驱动信号的装置；

用于基于所述逻辑功能而处理所述至少一个第二中间信号以获得具有所述第二电压范围的第二驱动信号的装置；及

用于基于所述第一驱动信号及所述第二驱动信号而产生具有第三电压范围的输出信号的装置，所述第三电压范围大于所述第一电压范围及所述第二电压范围中的每一者。

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