CN102468225A - 熔丝结构及其制作方法 - Google Patents

熔丝结构及其制作方法 Download PDF

Info

Publication number
CN102468225A
CN102468225A CN2010105491656A CN201010549165A CN102468225A CN 102468225 A CN102468225 A CN 102468225A CN 2010105491656 A CN2010105491656 A CN 2010105491656A CN 201010549165 A CN201010549165 A CN 201010549165A CN 102468225 A CN102468225 A CN 102468225A
Authority
CN
China
Prior art keywords
layer
electrode
fuse
dielectric layer
wires structure
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Granted
Application number
CN2010105491656A
Other languages
English (en)
Other versions
CN102468225B (zh
Inventor
吴金刚
黄晓辉
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Semiconductor Manufacturing International Shanghai Corp
Semiconductor Manufacturing International Beijing Corp
Original Assignee
Semiconductor Manufacturing International Shanghai Corp
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Semiconductor Manufacturing International Shanghai Corp filed Critical Semiconductor Manufacturing International Shanghai Corp
Priority to CN201010549165.6A priority Critical patent/CN102468225B/zh
Publication of CN102468225A publication Critical patent/CN102468225A/zh
Application granted granted Critical
Publication of CN102468225B publication Critical patent/CN102468225B/zh
Active legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Images

Landscapes

  • Design And Manufacture Of Integrated Circuits (AREA)
  • Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)

Abstract

本发明提供了一种熔丝结构及其制作方法，所述制作方法包括：提供半导体衬底，所述半导体衬底上形成有第一介质层，所述第一介质层内形成有与所述第一介质层齐平的第一电极；在所述第一介质层上第二介质层，所述第二介质层内形成有接触孔，所述接触孔露出下方的第一电极；在所述第一电极内形成功能层；在所述功能层上形成第二电极；形成覆盖所述第二电极和第二介质层的第三介质层。本发明的熔丝结构的制作方法能够与采用金属栅极和高K介质层的晶体管的制作方法兼容。

Description

熔丝结构及其制作方法
技术领域
本发明涉及半导体技术领域，特别涉及熔丝结构及其制作方法。
背景技术
随着半导体工艺水平的改进以及集成电路复杂度的提高，半导体元器件也变得更容易受各种缺陷所影响，而单个元器件如晶体管或者存储单元的失效，往往会导致整个集成电路的功能缺陷。常见的解决方法是在集成电路中形成一些可以熔断的连接线，也就是熔丝(fuse)结构，以确保集成电路的可用性。
一般而言，熔丝结构用于连接集成电路中的冗余电路(redundancycircuit)，在电路出现缺陷时，将熔丝熔断，使用冗余电路来修复或取代出现缺陷的电路。熔丝结构经常用于内存中，在内存芯片生产完成时，若其中有部分存储单元出现功能问题，就可以通过熔丝结构用冗余的存储单元来取代，实现修复的目的。另外，熔丝结构还常见于可编程电路中，根据用户需要，使用熔丝结构对电路中的标准逻辑单元进行编程，用以实现特定的功能。
现有的熔丝结构的制作方法请参考图1～图5所示。首先，请参考图1，提供半导体衬底100，所述半导体衬底100上形成有第一介质层101和多晶硅层102，所述多晶硅层102采用形成晶体管的多晶硅层，所述多晶硅层102与所述第一介质层101齐平。
然后，请参考图2，在所述多晶硅层102中形成导电类型相反的两个相邻掺杂区域，分别是第一掺杂区域103和第二掺杂区域104。
接着，请参考图3，在所述第一掺杂区域103和第二掺杂区域104上形成硅化物层105。
然后，请参考图4，在所述硅化物层105上形成第二介质层107，在所述第二介质层中形成通孔，所述通孔暴露出所述硅化物层105。
接着，请参考图5。在所述通孔内填充导电层108，所述导电层108与所述硅化物层105相接触；在所述第二介质层107上对着填充通孔位置形成金属垫109。其中所述多晶硅层102和硅化物层105构成熔丝结构。
上述制作方法利用了标准的CMOS制作工艺，但是随着半导体器件特征尺寸缩小，金属栅极逐渐取代多晶硅栅极，高K介质层逐渐取代现有的普通介质层，使得现有的熔丝结构制作方法无法与采用金属栅极和高K介质层的晶体管的制作方法兼容。
发明内容
本发明解决的问题是提供了一种熔丝结构的制作方法，所述方法能够与采用金属栅极和高K介质层的晶体管的制作方法兼容。
为解决上述问题，本发明提供了一种熔丝结构的制作方法，包括：
提供半导体衬底，所述半导体衬底上形成有第一介质层，所述第一介质层内形成有与所述第一介质层齐平的第一电极；
在所述第一介质层上形成第二介质层，所述第二介质层内形成有接触孔，所述接触孔露出下方的第一电极；
在所述第一电极内形成功能层，且所述接触孔暴露出所述功能层；
在所述功能层上形成第二电极。
可选地，所述第一电极的材质为铜，所述第二电极的材质为铜。
可选地，所述功能层的材质为CuxSiyOz、CuxSiyNz、CuxGeyOz或CuxGeyNz。
可选地，所述功能层的厚度范围为50～400埃。
可选地，所述功能层的制作方法包括：
在所述接触孔内沉积多晶硅层或多晶锗层，使得所述多晶硅层的硅原子或多晶锗层的锗原子扩散至所述第一电极层内并与所述第一电极的铜结合，在所述第一电极内形成铜硅层或锗硅层；
对所述铜硅层或锗硅层进行氧化或氮化工艺，所述氧化工艺形成CuxSiyOz层或CuxGeyOz层，所述氮化工艺形成CuxSiyNz层或CuxGeyNz层
可选地，所述多晶硅层或多晶锗层的沉积温度范围为180～370摄氏度。
相应地，本发明还提供一种熔丝结构，包括：
半导体衬底；
第一介质层，位于所述半导体衬底上；
第一电极，位于所述半导体衬底上，所述第一电极与所述第一介质层齐平；
第二介质层，位于所述第一介质层上；
接触孔，位于所述第二介质层内，所述接触孔位于第一电极上；
功能层，位于所述接触孔下方底部的第一电极内，且所述接触孔暴露出所述功能层；
第二电极，位于所述接触孔内。
可选地，所述功能层的材质为CuxSiyOz、CuxSiyNz、CuxGeyOz或CuxGeyNz。
可选地，所述功能层的厚度范围为50～400埃。
与现有技术相比，本发明具有以下优点：
本发明提供形成有第一电极和第一介质层的半导体衬底，在所述第一介质层上形成具有接触孔的第二介质层，在所述接触孔的底部形成覆盖所述第一电极的功能层，在所述功能层上形成第二电极，所述第一电极、功能层和第二电极构成熔丝结构。未施加编程电压时，所述功能层为高阻态，因而所述熔丝结构为高阻态，在施加编程电压时，所述功能层由高阻态转变为低阻态，因而所述熔丝结构由高阻态变为低阻态。本发明的方法能够与采用金属栅极和高K介质层的晶体管的制作方法兼容。并且利用上述方法制作的熔丝结构的编程电流小，从而编程所需的电压小，所述电压小于3.3V，从而可以直接利用逻辑电路电压，无需专门的提供编程电压的电路，有利于简化电路结构；所述熔丝结构在编程后的电阻小，且编程后的电阻稳定。
附图说明
图1～图5是是现有技术的熔丝结构示意图；
图6是本发明的熔丝结构制作方法流程示意图；
图7～图13是本发明一个实施例的熔丝结构制作方法剖面结构示意图。
具体实施方式
为了能够与采用金属栅极和高K介质层的晶体管的制作方法兼容，本发明提供一种熔丝结构的制作方法，请参考图6所示的本发明的熔丝结构制作方法流程示意图，所述方法包括：
步骤S1，提供半导体衬底，所述半导体衬底上形成有第一介质层，所述第一介质层内形成有与所述第一介质层齐平的第一电极；
步骤S2，在所述第一介质层上形成第二介质层，所述第二介质层内形成有接触孔，所述接触孔露出下方的第一电极；
步骤S3，在所述第一电极内形成功能层，且所述接触孔暴露出所述功能层；
步骤S4，在所述功能层上形成第二电极。
下面将结合具体的实施例对本发明的技术方案进行详细地说明。
为了便于更好地说明本发明的技术方案，请结合附图7～图13所示的本发明一个实施例的熔丝结构制作方法剖面结构示意图。
首先，请参考图7，提供半导体衬底200，所述半导体衬底200上形成有第一介质层201，所述第一介质层201内形成有与所述第一介质层201齐平的第一电极202。
作为一个实施例，所述第一电极202的材质为金属，所述金属为铜。
作为优选的实施例，所述第一介质层201内还形成有金属互连层210，所述金属互连层210的材质为铜。所述金属互连层210和第一电极202均利用镶嵌工艺制作。具体地，所述镶嵌工艺包括：
在所述半导体衬底200上形成所述第一介质层201；
刻蚀所述第一介质层201，在所述第一介质层201内形成两个沟槽，其中一个沟槽的位置与将要形成的金属互连层的位置对应，另一个沟槽的位置与将要形成的第一电极的位置对应；
进行电镀工艺，在所述第一介质层201上形成金属层，所述金属层至少填充满所述两个沟槽；
进行平坦化工艺，去除位于所述沟槽以外的多余的金属层，形成金属互连层210和第一电极202。
所述第一介质层201的材质为电绝缘材质，所述电绝缘材质可以为氧化硅、氮化硅、氮氧化硅或碳化硅。本实施例中，所述第一介质层201的材质为氧化硅。
所述半导体衬底200的材质为半导体材质，例如所述半导体衬底200的材质可以为硅、锗硅等。
然后，请参考图8，在所述第一介质层201上形成第二介质层213，所述第二介质层213内形成有接触孔206，所述接触孔206露出下方的第一电极202。
作为一个实施例，所述第二介质层213为多层结构，所述接触孔206贯穿所述第二介质层213的每一层结构。具体地，所述第二介质层213包括：
第一扩散阻挡层203，覆盖于所述第一介质层201、金属互连层210和部分底部电极202表面，所述第一扩散阻挡层203用于防止金属互连层210和底部电极202的铜扩散；
氧化硅层204，覆盖于所述第一扩散阻挡层203表面，所述氧化硅层204用于所述金属互连层210与后续形成的第二互连层电学绝缘；
第二扩散阻挡层205，覆盖于所述氧化硅层204的表面，所述第二扩散阻挡层205用于防止后续形成的第二电极的铜扩散。
在其他的实施例中，所述第二介质层213还可以为单层结构，所述单层结构的材料可以为氧化硅层、氮化硅层、碳化硅层、氮氧化硅层等。
本实施例中，所述第一扩散阻挡层203和第二扩散阻挡层205的材质为钽/碳化钽。所述第一扩散阻挡层203和第二扩散阻挡层205的厚度范围为100～1000埃。
所述接触孔206用于在后续的工艺步骤中依次形成功能层和第二电极。
然后，请参考图9，在所述第一电极205内形成功能层207，且所述接触孔206暴露出所述功能层207。本实施例中，所述功能层207的厚度范围为50～400埃。作为一个实施例，所述功能层207的材质可以为CuxSiyOz、CuxSiyNz、CuxGeyOz或CuxGeyNz，其中x+y+z＝1。所述功能层207的材质使之具有以下特性：在未通过所述第一电极207和后续形成的第二电极施加的编程电压时，所述功能层207处于高阻态；当通过所述第一电极207和后续形成的第二电极施加的编程电压时，所述功能层207处于低阻态。
作为一个实施例，所述功能层207的制作方法包括：
在所述接触孔206内沉积多晶硅层或多晶锗层，使得所述多晶硅层的硅原子或多晶锗层的锗原子扩散进入所述第一电极202内，并与所述第一电极202内的铜结合，在所述第一电极202上形成铜硅层或铜锗层；
对所述铜硅层或铜锗层进行氧化工艺或氮化工艺，所述氧化工艺形成CuxSiyOz层或CuxGeyOz层，所述氮化工艺形成CuxSiyNz层或CuxGeyNz层。
其中，所述多晶硅或多晶锗可以利用化学气相沉积的方法制作，进行化学气相沉积形成所述多晶硅层或多晶锗层时，由于多晶硅或多晶锗的原子量与第一电极202的铜原子相比较小，因此，硅原子或锗原子的直径相比于铜原子的直径较小，硅原子或锗原子扩散进入第一电极202内，并与所述第一电极202内的铜原子结合，形成铜硅层或锗硅层。经过发明人研究发现，在2～10层的铜原子或硅原子扩散至所述第一电极202内，即可在所述第二电极202内形成铜硅层或铜锗层。作为一个实施例，形成所述多晶硅层或多晶锗层的化学气相沉积工艺的温度范围为180～370摄氏度。上述的温度范围更有利于多晶硅层或多晶锗层的硅或锗原子的扩散，并且不会增加半导体衬底200的热预算。
所述氧化工艺可以利用炉管工艺、快速热退火工艺进行。若利用炉管工艺或快速热退火工艺进行，对应的在炉管或退火炉通入氧气，并使得炉管或退火炉内的温度保持在200～400摄氏度的范围内。在上述的温度范围内，氧气分子扩散进入铜硅层或铜锗层并将所述铜硅层或铜锗层氧化，形成CuxSiyOz层或CuxGeyOz层。
所述氧化工艺还可以利用氧气的等离子体形成，即利用氧离子轰击所述铜硅层或铜锗层的表面，从而将所述铜硅层或铜锗层氧化为CuxSiyOz层或CuxGeyOz层。由于氧离子对所述铜硅层或铜锗层没有刻蚀作用，氧离子由于扩散作用进入铜硅层或铜锗层，并与其结合形成CuxSiyOz或CuxGeyOz。
所述氮化工艺可以利用炉管工艺、快速热退火工艺、等离子刻蚀工艺进行；当利用炉管工艺或快速热退火工艺进行氮化工艺时，与氧化工艺不同的是炉管或退火炉中通入的气体为氮气，形成CuxSiyNz层或CuxGeyNz层；当利用等离子体刻蚀工艺进行氮化工艺时，与氧化工艺不同的是利用氮离子轰击所述铜硅层或铜锗层表面，形成CuxSiyNz层或CuxGeyNz层。
然后，请参考图10，在所述功能层207上形成第二电极208。所述第二电极208的材质为铜，其可以利用电镀沉积工艺制作。所述第二电极208、功能层207、第一电极202共同构成熔丝结构。
在所述第一电极205和第二电极208向所述功能层207未施加编程电压时，发明人进行了测试，所述功能层207为高阻态，所述功能层207高阻态时电阻值大于107ohm，相应地，所述熔丝结构的电阻值大于107ohm；
在所述第一电极205和第二电极208向所述功能层207施加编程电压后，所述功能层207转变为低阻态，所述功能层207的低阻态时电阻值小于104ohm，相应地，所述熔丝结构的电阻值小于104ohm。
在操作电压为0.5V时，在编程后的20000秒内，没有发现功能层207的低阻态电阻和熔丝结构的电阻发生变化。
本发明获得熔丝结构的编程电压小于3V，而普通的数字电路的操作电压为3.3V，从而所述熔丝结构在应用时，可以直接利用数字电路提供的电压信号进行编程操作，从而无需转换电路，节约相应的电路。
经过上述步骤，在所述第二介质层213内形成了熔丝结构。上述步骤利用的均为现有的MOS工艺步骤。实际中，还可以在所述第二介质层213内形成双镶嵌互连层。因此，本发明的熔丝结构与利用金属栅极和高K介质层形成双镶嵌互连层可以兼容。
具体地，请参考图11，利用双镶嵌工艺在所述金属互连层210上形成双镶嵌互连层。
具体地，如图11所示，在所述第二介质层213内形成双镶嵌开口211，所述双镶嵌开口211包括通孔和位于通孔上方的沟槽，所述通孔露出下方的金属互连层210。作为一个实施例，所述通孔位于所述第一扩散阻挡层203、氧化层204内，所述沟槽位于所述氧化层204和第二扩散阻挡层205内。
然后，请参考图12，在所述双镶嵌开口211内形成双镶嵌互连层212，所述双镶嵌互连层212的材质为铜。所述双镶嵌互连层212通常利用电镀工艺制作。
最后，参考图13，由于电镀工艺可能会在所述第二扩散阻挡层209表面形成多余的金属铜层，其需要利用化学机械研磨方法去除。在化学机械研磨工艺中可能会损伤所述第二扩散阻挡层205，因此，作为优选的实施例，所述化学机械研磨工艺将所述第二扩散阻挡层205去除，并在所述剩余的第二介质层213表面形成覆盖所述第二电极208和双镶嵌互连层212的第三介质层214。
所述第三介质层214用于防止所述第二电极208和双镶嵌互连层212的铜扩散，所述第三介质层214的材质为钽/氮化钽。
经过上述方法，形成的熔丝结构如图13所示，所述结构包括：
半导体衬底200；
第一介质层201，位于所述半导体衬底200上；
第一电极202，位于所述半导体衬底200上，所述第一电极202与所述第一介质层201齐平；
第二介质层213，位于所述第一介质层201上；
接触孔(未标出)，位于所述第二介质层213内，所述接触孔位于第一电极202上；
功能层207，位于所述接触孔底部的第一电极202内，所述接触孔暴露出所述功能层207；
第二电极208，位于所述接触孔内；
第三介质层214，位于所述第二介质层213和第二电极208上。
其中，所述功能层207的材质为CuxSiyOz、CuxSiyNz、CuxGeyOz或CuxGeyNz。所述功能层207的厚度范围为50～400埃。
功能层207的材质决定其具有如下特性：在未通过所述第一电极207和后续形成的第二电极施加的编程电压时，所述功能层207处于高阻态；当通过所述第一电极207和后续形成的第二电极施加的编程电压时，所述功能层207处于低阻态。在未被施加编程电压时，所述功能层207为高阻态，从而所述熔丝结构也处于高阻态；在被施加编程电压后，所述功能层207为低阻态，从而所述熔丝结构处于低阻态，熔丝结构由高阻态转变为低阻态，实现了对电路编程的目的，满足了实际的需要。
综上，本发明提供的熔丝结构制作方法可以与利用金属栅极和高K介质层的晶体管的双镶嵌互连结构制作工艺兼容，并且所述方法形成的熔丝结构可以在小于3.3V的电压下编程，从而所述熔丝结构无需专门的电压转换电路，节约电路布局。
本发明虽然已以较佳实施例公开如上，但其并不是用来限定本发明，任何本领域技术人员在不脱离本发明的精神和范围内，都可以利用上述揭示的方法和技术内容对本发明技术方案做出可能的变动和修改，因此，凡是未脱离本发明技术方案的内容，依据本发明的技术实质对以上实施例所作的任何简单修改、等同变化及修饰，均属于本发明技术方案的保护范围。

Claims (9)

1.一种熔丝结构的制作方法，其特征在于，包括：
提供半导体衬底，所述半导体衬底上形成有第一介质层，所述第一介质层内形成有与所述第一介质层齐平的第一电极；
在所述第一介质层上形成第二介质层，所述第二介质层内形成有接触孔，所述接触孔露出下方的第一电极；
在所述第一电极内形成功能层，且所述接触孔暴露出所述功能层；
在所述功能层上形成第二电极。
2.如权利要求1所述的熔丝结构的制作方法，其特征在于，所述第一电极的材质为铜，所述第二电极的材质为铜。
3.如权利要求2所述的熔丝结构的制作方法，其特征在于，所述功能层的材质为CuxSiyOz、CuxSiyNz、CuxGeyOz或CuxGeyNz。
4.如权利要求2所述的熔丝结构的制作方法，其特征在于，所述功能层的厚度范围为50～400埃。
5.如权利要求3所述的熔丝结构的制作方法，其特征在于，所述功能层的制作方法包括：
在所述接触孔内沉积多晶硅层或多晶锗层，使得所述多晶硅层的硅原子或多晶锗层的锗原子扩散至所述第一电极层内并与所述第一电极的铜结合，
在所述第一电极内形成铜硅层或锗硅层；
对所述铜硅层或锗硅层进行氧化或氮化工艺，所述氧化工艺形成CuxSiyOz层或CuxGeyOz层，所述氮化工艺形成CuxSiyNz层或CuxGeyNz层。
6.如权利要求5所述的熔丝结构的制作方法，其特征在于，
所述多晶硅层或多晶锗层的沉积温度范围为180～370摄氏度。
7.一种熔丝结构，其特征在于，包括：
半导体衬底；
第一介质层，位于所述半导体衬底上；
第一电极，位于所述半导体衬底上，所述第一电极与所述第一介质层齐平；
第二介质层，位于所述第一介质层上；
接触孔，位于所述第二介质层内，所述接触孔位于第一电极上；
功能层，位于所述接触孔下方底部的第一电极内，且所述接触孔暴露出所述功能层；
第二电极，位于所述接触孔内。
8.如权利要求7所述的熔丝结构，其特征在于，所述功能层的材质为CuxSiyOz、CuxSiyNz、CuxGeyOz或CuxGeyNz。
9.如权利要求8所述的熔丝结构，其特征在于，所述功能层的厚度范围为50～400埃。
CN201010549165.6A 2010-11-18 2010-11-18 熔丝结构及其制作方法 Active CN102468225B (zh)

Priority Applications (1)

Application Number Priority Date Filing Date Title
CN201010549165.6A CN102468225B (zh) 2010-11-18 2010-11-18 熔丝结构及其制作方法

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
CN201010549165.6A CN102468225B (zh) 2010-11-18 2010-11-18 熔丝结构及其制作方法

Publications (2)

Publication Number Publication Date
CN102468225A true CN102468225A (zh) 2012-05-23
CN102468225B CN102468225B (zh) 2014-02-05

Family

ID=46071683

Family Applications (1)

Application Number Title Priority Date Filing Date
CN201010549165.6A Active CN102468225B (zh) 2010-11-18 2010-11-18 熔丝结构及其制作方法

Country Status (1)

Country Link
CN (1) CN102468225B (zh)

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN104064448A (zh) * 2014-07-16 2014-09-24 上海集成电路研发中心有限公司 SiGe源/漏区的制造方法

Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN1976082A (zh) * 2006-12-21 2007-06-06 复旦大学 基于CuxO的电阻随机可存取存储器及其制备方法
US20090134521A1 (en) * 2007-11-27 2009-05-28 Interuniversitair Microelektronica Centrum Vzw Integrated circuit and manufacturing method of copper germanide and copper silicide as copper capping layer
CN101562151A (zh) * 2008-04-15 2009-10-21 和舰科技(苏州)有限公司 具有金属硅化物的半导体结构及形成金属硅化物的方法
CN101740717A (zh) * 2008-11-14 2010-06-16 复旦大学 一种CuxO基电阻型存储器及其制备方法

Patent Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN1976082A (zh) * 2006-12-21 2007-06-06 复旦大学 基于CuxO的电阻随机可存取存储器及其制备方法
US20090134521A1 (en) * 2007-11-27 2009-05-28 Interuniversitair Microelektronica Centrum Vzw Integrated circuit and manufacturing method of copper germanide and copper silicide as copper capping layer
CN101562151A (zh) * 2008-04-15 2009-10-21 和舰科技(苏州)有限公司 具有金属硅化物的半导体结构及形成金属硅化物的方法
CN101740717A (zh) * 2008-11-14 2010-06-16 复旦大学 一种CuxO基电阻型存储器及其制备方法

Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN104064448A (zh) * 2014-07-16 2014-09-24 上海集成电路研发中心有限公司 SiGe源/漏区的制造方法
CN104064448B (zh) * 2014-07-16 2017-07-25 上海集成电路研发中心有限公司 SiGe源/漏区的制造方法

Also Published As

Publication number Publication date
CN102468225B (zh) 2014-02-05

Similar Documents

Publication Publication Date Title
US20200402848A1 (en) Interconnect structure
CN107665860B (zh) 具有界面衬里的ic结构及其形成方法
US20140091272A1 (en) Resistance variable memory structure and method of forming the same
JP2004193563A (ja) Ｍｉｍキャパシタを有する半導体素子
US10103330B2 (en) Resistance variable memory structure
KR101662906B1 (ko) 백 엔드 오브 라인 부분에 프로그래머블 인터커넥트를 가진 ｆｐｇａ 장치
CN1925151A (zh) 半导体结构及其制造方法
KR102300699B1 (ko) 상부 금속 라우팅 층에 리피터 / 버퍼를 포함하는 반도체 장치 및 그 제조 방법
CN102324400A (zh) 铜互连结构的制作方法
US6713378B2 (en) Interconnect line selectively isolated from an underlying contact plug
KR100815952B1 (ko) 반도체 소자의 층간 절연막 형성 방법
CN101924068B (zh) 电阻存储器、含有电阻存储器的集成电路的制作方法
CN102299094A (zh) 熔丝结构的制作方法
JPWO2011142386A1 (ja) 半導体装置及びその製造方法
CN102468225B (zh) 熔丝结构及其制作方法
US20090121287A1 (en) Dual wired integrated circuit chips
US20080157379A1 (en) Semiconductor device having metal wiring and method for fabricating the same
TWI453898B (zh) 接觸插塞電熔絲結構、製造包含其之接觸插塞電熔絲裝置之方法、及製造包含其之唯讀記憶體之方法
US9431289B2 (en) Method and structure to reduce FET threshold voltage shift due to oxygen diffusion
US10896846B2 (en) Controlling performance and reliability of conductive regions in a metallization network
CN102054765A (zh) 熔丝结构的形成方法
JP2009164534A (ja) 半導体装置およびその製造方法
US12062609B2 (en) Electronic fuse structure embedded in top via
KR20090103058A (ko) 반도체 소자 및 이의 제조 방법
US8742587B1 (en) Metal interconnection structure

Legal Events

Date Code Title Description
C06 Publication
PB01 Publication
C10 Entry into substantive examination
SE01 Entry into force of request for substantive examination
ASS Succession or assignment of patent right

Owner name: SEMICONDUCTOR MANUFACTURING (BEIJING) INTERNATIONA

Effective date: 20121102

C41 Transfer of patent application or patent right or utility model
TA01 Transfer of patent application right

Effective date of registration: 20121102

Address after: 201203 Shanghai City, Pudong New Area Zhangjiang Road No. 18

Applicant after: Semiconductor Manufacturing International (Shanghai) Corporation

Applicant after: Semiconductor Manufacturing International (Beijing) Corporation

Address before: 201203 Shanghai City, Pudong New Area Zhangjiang Road No. 18

Applicant before: Semiconductor Manufacturing International (Shanghai) Corporation

C14 Grant of patent or utility model
GR01 Patent grant