CN102460706A - 存储器单元、阵列、以及制造存储器单元的方法 - Google Patents

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Abstract

一种存储器单元(100)包括一晶体管，晶体管包括：一基板(101)；一第一源极/漏极区(102)；一第二源极/漏极区(112)；一栅极(104)；及一栅极绝缘层(103)，设置于基板(101)及栅极(104)之间；其中栅极绝缘层(103)直接接触基板(101)且包括多个电荷陷阱(131)，该多个电荷陷阱(131)分布于栅极绝缘层(101)整个体积。

Description

存储器单元、阵列、以及制造存储器单元的方法
技术领域
本发明涉及一种存储器单元。
再者，本发明涉及一种存储器阵列。
再者，本发明涉及一种存储器单元的制造方法。
背景技术
存储器单元可特指一用来存储一个或更多位元的计算机数据存储装置组成单位的任何物理实现。挥发性存储器单元，例如随机存取存储器单元，特别是动态随机存取存储器(dynamic random access memory，DRAM)单元，需要电力维持所存储的信息，而非挥发性存储器单元，例如快闪存储器单元，就算没有电力仍可保持所存储的信息。传统DRAM存储器单元包括一选定的晶体管及一存储电容器，且可被称为“1晶体管-1电容器”存储器单元。所使用的晶体管及电容器的性能规格可对DRAM在速度、密度、及/或价格方面的最佳化造成严格限制。
Z-RAM存储器单元为“1晶体管-0电容器”DRAM存储器单元(也即，不包括独立的电容器)的示例，其依赖已知的浮体效应(floating body effect)，该效应造成电容形成于晶体管及其下的绝缘基板之间。
US 5608250揭示一种挥发性存储器单元，其中电荷局部性地被存储在一硅基板及一栅极介电质之间的界面处。
US 2007/0034922揭示一种带有垂直围绕栅极的挥发性/非挥发性存储器单元。一栅极绝缘堆叠被形成为三层的堆叠：一穿隧绝缘层，一电荷阻挡层；及一电荷陷阱层，设置于穿隧绝缘层及电荷阻挡层之间。
要将已知挥发性存储器单元整合到可靠的高速高密度DRAM之中可能是困难且昂贵的。
发明目的及概要
本发明的目的之一为提供一种适合用于高密度计算机存储器的存储器单元，其中该存储器单元易于以低价格高产量制造。
为实现上述目的，提供根据各独立权利要求所述的一存储器单元、一阵列、及一存储器单元的制造方法。
根据本发明的示例性实施例，提供一种存储器单元(其可存储一个或以上位元的信息，该信息可借由例如施加一读取电压于存储器单元及监控所得读取电流的方式被读取)，其包括一晶体管(例如一场效应晶体管，特别是一金属氧化物半导体场效应晶体管(MOSFET))。晶体管可包括一基板(例如一半导体基板，例如一硅基板)、一第一源极/漏极区(其可通过例如注入掺质形成于基板的一第一表面部分上及/或其中)、一第二源极/漏极区(其可通过例如注入掺质形成于基板的一第二表面部分上及/或其中)、一栅极(其可形成于基板的上方，例如借由沉积及图案化一例如金属或多晶硅的导电材料)、及设置于基板及栅极之间的一栅极绝缘层(其至少一部分可由电性绝缘材料组成，其中栅极绝缘层与基板直接接触(例如没有一额外层夹设于栅极绝缘层及基板之间)且包括电荷陷阱(其可包括半导体或电性绝缘的纳入物(inclusions)、颗粒、或结构，上述纳入物、颗粒、或结构易于捕捉、困住且保留例如电子或电洞的负电或正电的电荷载体)，该电荷陷阱分布于栅极绝缘层的整个体积(亦即，不只是集中在栅极绝缘层下部的体积(sub-volume)中)。
根据本发明另一示例性实施例，提供一种形成于一共同基板中并具有上述特征的多个存储器单元的阵列。
根据本发明又一示例性实施例，提供一种存储器单元的制造方法，其中该方法包括以下步骤：提供一基板；形成一第一源极/漏极区；形成一第二源极/漏极区；形成一栅极；及形成一栅极绝缘层，设置于该基板及该栅极之间，其中该栅极绝缘层直接接触该基板且包括电荷陷阱，该电荷陷阱分布于该栅极绝缘层的整个体积。
“存储器单元”一词可特指一数据存储装置组成单位的任何物理实现，该装置可用来存储一位元(例如捕获电荷的存在与否)或更多位元(例如额外考虑捕获电荷的极性及/或数量)。
“电荷陷阱”一词可特指一在栅极绝缘层的一能隙中的能阶(例如一不连续能阶或连续式能带)，其特别适合用于借由捕获带电颗粒(例如带负电的电子或带正电的电洞)存储电荷。也可将栅极绝缘层中具有上述合适的捕获能阶的区域视为组成真正电荷陷阱的实体结构、岛、纳入物或颗粒。可称相对应的能阶为捕获能阶。电荷陷阱(或者称为陷阱)的空间分布可为均匀或不均匀的。电荷陷阱的能量分布也可以是均匀或不均匀的。可由例如掺杂、化学反应或物理工艺，在栅极绝缘层中主动地(例如以可控制的方式有意地)引入或形成陷阱，或者可以修改已有的陷阱。如此一来，例如，陷阱的浓度可能改变(例如增加)、陷阱的分布特性(例如空间或能量分布特性、或空间分布均匀度)可能改变及/或可能在能隙中产生新的(例如离散的)陷阱能阶。因此，再结合速率(recombination rates)及再结合区域的位置可改变。例如，在一非化学计量化合物中，可因一元素的过多或不足而形成体陷阱(bulk trap)。
电荷陷阱也可因不规律(irregularities)而原本就存在于一靠近栅极绝缘层及半导体基板界面的区域，所述的不规律例如是在绝缘层结晶结构中靠近界面的位置(例如离界面小于1nm的位置)。这些陷阱将称为界面陷阱。这些界面陷阱及其所带来效应的产生将会是难以控制的。
分布于栅极绝缘层整个体积中的陷阱(例如在高于界面1nm的地方)将称为体陷阱。此种体陷阱及其所带来的效应的产生可被适当地控制。在一实施例中，体陷阱可存在于栅极绝缘层的整个体积之中，位于基板的一侧且位于栅极的相反侧。
“非化学计量化合物”一词可特指一化合物，其元素组成无法用明确界定的自然数之比表示，且因此可能违背定比定律(law of definite proportions)。非化学计量化合物可为一包括晶格缺陷而可造成某元素过量或不足的固体(solid)。可借由改变该固体中的电荷或其他原子、改变氧化态、或以具有不同电荷的其他元素原子替代，以补偿所述缺陷。非化学计量化合物的示例可为例如氮氧化硅、过渡金属氧化物(例如氧化铪(hafnium oxide)、氧化锆(zirconium oxide))，特别是其中金属不在最高氧化态的过渡金属氧化物。
“场效应晶体管(FET)”一词可特指一晶体管，其中可借由对栅极(可为一MOS结构)施加的电压而控制输出电流(源极-漏极电流)。此种场效应晶体管可为一单片集成电路的一部分且可提供例如存储器功能。
“层”一词可特指借由一特定材料或材料组合形成的任何物理结构，其中该结构的形状可为平面或非平面。一图案化或非图案化层的不同部分可彼此连接或可形成不同的不连接的类似岛状的部分。
“源极/漏极区”一词可特指一源极区或一漏极区。由于源极区及漏极区的功能可视晶体管的操作模式(例如其所加的电压)而定，因此“源极/漏极区”一词可以是指一能够作为源极区或作为漏极区的结构。
“阱结构”一词可特指一基板的掺杂表面部分。一阱结构可包括一通道区。
“栅极”一词可特指一导电结构，且可对其施加电压以控制一半导体基板/阱的一通道区域的导电性。
“栅极绝缘层”一词可特指一至少部分电性绝缘的结构，其可避免栅极与通道之间的直接欧姆连通，并从而有助于场效应。例如，栅极绝缘层可为一具有均匀厚度的层。栅极绝缘层可将电荷陷阱容纳于靠近栅极绝缘层及半导体基板的界面的一区域及/或靠近栅极绝缘层及栅极的界面的一区域及/或栅极绝缘层内部。
“导电类型”一词可特指电流是由正电或负电的流动电荷载子载送。一导电类型因此为被正电电荷载子载送的电流，而另一导电类型则为被负电电荷载子载送的电流。比起借由n型电荷载子的传导，可将借由p型电荷载子的传导表示为一互补传导机制。被注入电荷陷阱的电荷载子可为上述任一种导电类型。
存储器单元的晶体管中“晶体管”一词可特指一场效应晶体管(FET)，特别是一绝缘栅极场效应晶体管(MOSFET)。可以一具有第一导电类型的掺质(例如p掺杂或n掺杂)掺杂半导体基板。场效应晶体管的一通道区(例如一n通道区或一p通道区)可形成于半导体基板的一位于第一源极/漏极区及第二源极/漏极区之间的部分中，其中两个源极/漏极区为与第一导电类型相反的第二导电类型。栅极绝缘层可形成于通道区上(例如直接位于其上)。栅极绝缘层可包括体陷阱，其分布于栅极绝缘层整个体积之中。在此之后，为简单起见将只叙述基于n通道场效应晶体管的存储器单元。基于p通道场效应晶体管的存储器单元的建构及功能完全是可类比的。栅极可为例如一多晶硅或一金属栅极。
一般来说，栅极绝缘层整个体积之中体陷阱的存在可影响电流-电压特性，特别是场效应晶体管的临界电压。陷阱被填入的场效应晶体管的临界电压(也就是电荷被存储在陷阱里)与陷阱未填入的场效应晶体管的临界电压会有所不同(例如偏移)。由于体陷阱被设置得基本上分布于栅极绝缘层的整个体积，可避免因不对称电荷陷阱设置而造成的读取异常。
上述界面陷阱可因栅极绝缘层中的界面在半导体基板及栅极绝缘层之间的界面上造成的不规律而原本就存在，且该界面陷阱可以难于控制的方式影响存储器单元晶体管的电流-电压特性。因此，在仅包括这种界面陷阱的存储器中编写数据及从这种存储器中读取数据会缺乏可靠性及可重复性。根据本发明的一示例性实施例，临界电压偏移(例如临界电压因为正电被捕获而降低、或者在相反情况下而增加)的主要因素将是因为体陷阱。特别来说，可消除或抑制界面陷阱所带来的可能的不想要的且无法控制的效应。
因此，存储器单元可借由从电荷陷阱(例如电子陷阱)存储电荷及释放电荷，特别借由从体陷阱存储及释放电荷来运行。当体陷阱被过剩的电荷填入(例如通过低功率隧穿(low power tunneling)或者通道热电子注入(channelhot electron injection)而从通道直接隧穿电荷载子来注入电荷载子)，当在栅极施加正电压时，因填入体陷阱而存在于栅极绝缘层中的负电荷可阻止半导体基板中在其与栅极绝缘层的界面处形成反转层(inversion layer)。因为此效应，相对于陷阱未被填入或只有基板界面陷阱被填入的场效应晶体管，该场效应晶体管的临界电压可能增加。当填入体陷阱(例如通过低功率隧穿或者通道热电子注入而从通道直接隧穿电荷来注入电荷)，界面陷阱也可实质上被填入(例如界面陷阱可能在体陷阱开始被填入前就被填入)。然而，临界电压偏移的主要因素将是因为体陷阱。因此，当施加固定电压于场效应晶体管的栅极、源极及/或漏极，可以一具有特性且可控的方式借由存储在体陷阱中的电荷来调节电流。调节的电流可明确地指示存储器单元的数据内容。
因此可提供一种简单且可靠的基于晶体管的存储器单元，且存储器单元以有利的方式使用其能力来存储体陷阱的电荷，且该体陷阱是主动地(例如有意地以可控制的方式)被引入、形成或改良于栅极绝缘层中。此种存储器单元可适合用于一高密度计算机存储器，其中存储器单元易于以低价高产量制造。
接着，将解释更多存储器单元的示例性实施例。然而，这些实施例也可用于阵列以及制造存储器单元的方法。
存储器单元可为一水平栅极存储器单元，栅极及栅极绝缘层的水平方向相对于半导体基板而被限定。存储器单元可以平面本体(planar bulk)、平面绝缘体上硅(silicon-on-insulator，SOI)及/或多栅极绝缘体上硅的集成方案加以实施。
根据本发明的一示例性实施例，陷阱存储的电荷密度高于或等于5·10-14C/cm2，特别是高于或等于10-13C/cm2。
“陷阱里存储的电荷密度”一词可特指陷阱中可存储或可被陷阱存储(例如通过填满所有陷阱)的总电量的绝对值(例如以库仑为单位)与晶体管的有源面积(active area)之间的比率。
“晶体管的有源面积”一词可特指栅极绝缘层的有源面积。其可为例如栅极绝缘层在晶体管有源区上方接触基板的表面的面积(例如物理面积或有效面积)。
可被陷阱存储的电荷密度特别取决于陷阱密度(可为陷阱数目与绝缘层体积之比、或陷阱数目与晶体管的有源面积之比)。因此，接下来“陷阱密度”一词可特指按以上所述而与上述定义的存储在陷阱里的电荷密度相对应的陷阱密度。此种存储在陷阱里的电荷密度可保证在陷阱里能够存储足以满足存储器单元执行其功能所需的电荷量。因此，可借由存储在陷阱里的电荷实现足以操作存储器单元的电流调节及相对应的临界电压偏移。并且，借由如此密度的电荷陷阱(且因此，分别借由陷阱存储的电荷密度)，可消除只存在界面陷阱所造成的效应。体陷阱的密度可远高于(例如8-10个数量级)界面陷阱的密度，且界面陷阱的影响仅会反映在晶体管的次阈值特性。因此，借由如此特定选定的陷阱密度可提供一简单且可靠的存储器单元。
根据本发明的一示例性实施例，电荷陷阱均匀地分布于该栅极绝缘层的整个体积。在此实施例中，在栅极绝缘层的整个体积中，每单位体积的电荷陷阱数目可为一常数或一至少大抵为常数的值。可由例如足够高密度的陷阱来实现电荷陷阱的均匀分布。由于均匀的陷阱，能够更可靠地调节存储器单元的电流-电压特性。另外，由于存储器单元对于例如一照射的离子化辐射颗粒或光束可以较不敏感，从而其可变得更强健。虽然上述照射的离子化辐射颗粒或光束可造成其路径中存储在陷阱里的电荷的损失且因此暂时建立一导电路径，但由于均匀的陷阱使得这些损失将会是微不足道的。
根据本发明的一示例性实施例，存储器单元设置成一挥发性存储器，特别是一无电容器的动态随机存取存储器单元。“挥发性存储器单元”一词可特指一连续地或重复地需要电力来维持存储信息的存储器单元，例如一随机存取存储器单元(random access memory，RAM)，特别是一动态随机存取存储器(DRAM)。根据本发明的示例性实施例的存储器单元可为DRAM单元的一示例，因为存储器单元在晶体管的栅极绝缘层中存储一位元的数据。因此，在传统DRAM单元中电容器的电荷存储功能被晶体管栅极绝缘层中的体陷阱取代。因此，该存储器单元可被配置为“1晶体管-0电容器”的存储器单元。因为存储在晶体管栅极绝缘层中的电荷最终可漏出，所以可能需要周期性地更新电荷。然而，与传统DRAM单元相反的是，该存储器单元的保留时间(retention time)可被显著地提升且更新速率可对应地降低。所述保留时间可增加到几秒(例如保留时间可为1-10秒，特别是5-10秒)。挥发性存储器单元可被称为DRAM单元，特别是“1晶体管-0电容器”的DRAM单元，尽管如此，与传统DRAM单元相反的是，由于在读取存储器单元时陷阱中的电荷可被维持，因而该存储器单元的读取可为非破坏性的。此种挥发性存储器单元建造起来非常简单，因为只需要一个晶体管来存储一位元。
根据本发明的一示例性实施例，栅极绝缘层的厚度为1.5-5nm。在此范围的栅极绝缘层的厚度可确保存储器单元的晶体管的速度够快。再者，栅极绝缘层具有如此厚度可使存储器单元在一确保存储器单元能够可靠操作的电压下操作。再者，栅极绝缘层可够厚以存储足够的电荷来让存储器单元能够可靠操作。具有如此厚度的栅极绝缘层可抑制因界面陷阱(例如因为半导体基板及栅极绝缘层的界面所产生的不规律而造成的界面陷阱)所带来的效应，因为本体电荷陷阱绝缘层够厚，因此上述表面效应的相对影响变得很小。
根据本发明的一示例性实施例，栅极绝缘层包括氮氧化硅，特别是非化学计量氮氧化硅。可借由氮化硅的氧化得到非化学计量SiOxNy。可借由氧化调节氮化硅的能隙结构。如此调节可造成SiOxNy中高密度(例如陷阱中可存储电荷的电荷密度可高于或等于5·10-14C/cm2，特别是高于或等于10-13C/cm2)的体陷阱。如果非化学计量氮氧化硅为富氧(例如具有10-20％的含氧量)，可得到具有高体陷阱密度及均匀度(例如空间分布均匀及/或能阶的均匀)的体陷阱。具有此种密度的体陷阱可特别借由湿氧化实现，其中可能形成两种体陷阱。可因为硅自由键(silicon dangling bonds)(例如硅原子少了一相邻原子可供键结)而形成较浅的体陷阱(例如具有0.5eV-1.5eV的活化能，特别是约1eV)。可因为在反应式湿蚀刻(reactive wet oxidation)当中在栅极绝缘层中产生的氢中心(hydrogen centre)(例如H+离子)而形成较深的体陷阱(例如具有1.5eV-2eV的活化能，特别是约1.76eV)。
根据本发明的一示例性实施例，栅极绝缘层包括一高介电常数材料层。特别是一非化学计量高介电常数材料层。可使用例如非化学计量的ZrOx或HfOx(其分别具有50％-90％的Zr及Hf)作为所述非化学计量高介电常数材料层。
“高介电常数(high-k)材料”一词可特指在半导体制造工艺中使用的比起二氧化硅具有一较高的介电常数的材料(例如一高介电常数材料薄膜的介电常数(k)可为6-30)。高介电常数栅极材料的使用可使存储器单元得以微型化。这是因为栅极电容且因此驱动电流及晶体管性能可得以增加，而栅极绝缘层具有同样或减少的厚度，也不会伴随漏电效应。当使用一非化学计量高介电常数材料时，可借由栅极绝缘层的小厚度(例如小于5nm)而实现场效应晶体管足够的驱动电流。可特别借由使用非化学计量ZrOx或HfOx实现高体电荷陷阱密度。可特别经由制造工艺中的一结晶化，例如一退火流程，使栅极绝缘层实现高体陷阱密度。
特别在结合高介电常数材料用于栅极绝缘层时，包括金属的栅极可具有优势。此种晶体管存储器单元将会非常快，因为栅极的金属材料的电阻趋近于零，从而得到晶体管栅极电容的最佳充电及放电。在其他实施例中，可使用非金属栅极材料，例如一导电多晶硅栅极。
根据本发明的一示例性实施例，提供一种形成于一共同基板的多个存储器单元的阵列。可使用多个存储器单元的阵列以提供快速可靠及结构简单的DRAM形式的计算机存储器。该阵列例如可为一矩阵阵列。可连接一列的存储器单元的栅极至一共同字元线(wordline)。可连接一行的存储器单元的漏极(或第二源极/漏极区)至一共同位元线(bitline)。可连接一列的存储器单元的源极至一共同源极信号线(common source signal line)。可接着连接源极(或第一源极/漏极区)信号线至一共同控制线(control line)。借由这一存储器单元阵列的简单布置，可通过分别施加适当电压于该阵列中存储器单元的栅极、源极和漏极，来实现写入单元(写)、读取单元(读或读出)、及擦除单元(擦)的操作。低功率隧穿操作方案或者通道热电子(高能电子)注入方案皆可用来操作多个存储器单元的阵列。存储器单元的制造方法可独立于上述操作方案。
根据本发明的一示例性实施例，所述阵列被适配为单片集成电路。一存储器周边电路(periphery)被设置于邻近单片集成电路中多个存储器单元的阵列。该存储器周边电路可包括逻辑电路以控制存储器单元的读取、写入、及/或擦除的操作。特定来说，存储器周边电路可包括晶体管，该晶体管包括栅极介电质，该栅极介电质可与存储器单元中用于捕获电荷的栅极介电质不同(意指与栅极绝缘层不同，例如SiO2及/或SiON、Al2O3、Ta2O5、HfO2、ZrO2、Pr2O3、Gd2O3、Y2O3、HfSiO4、ZrSiO4等)。
可借由与快闪存储器单元相似的方式读取各存储器单元。同样相似于快闪存储器单元的是，在新的一组数据被存储在多个存储器单元的阵列之前，所有晶体管会被擦除。因此，较佳地例如可将现可取得的快闪/E2PROM设计使用于存储器周边电路的设计。因此，可避免因存储器周边电路可能的修改而导致的额外花费。
单片集成电路还可包括用于阵列及/或存储器周边电路的操作及/或连接的装置。可以CMOS技术来制造单片集成电路。CMOS技术，特别是其最新一代技术，可以实现制造非常小尺寸的结构。CMOS制造工艺将会是较佳的选择。集成电路可基于半导体基板而单片地集成，该半导体基板特别是包括IV族半导体(例如Si或Ge)或III-V族半导体(例如砷化镓)的其中之一。可从一纯结晶硅晶片或一SOI晶片开始形成上述集成电路。可借由硅沟槽隔离(silicon trench isolation，STI)技术在共同基板内隔离各存储器单元。
接着将会进一步解释方法的示例性实施例，然而，这些实施例也可应用至存储器单元及阵列。
根据本发明的一示例性实施例，栅极绝缘层的形成包括形成一氮氧化硅层，特别是形成一非化学计量氮氧化硅层。因此，栅极绝缘层能够形成为具有高密度的体陷阱。对应的可被体陷阱捕获的电荷密度可高于或等于5·10-14C/cm2，特别是高于或等于10-13C/cm2。
根据本发明的一示例性实施例，氮氧化硅层的形成包括形成(例如沉积)一氮化硅材料于基板上，接着暴露氮化硅层于湿氧化(例如暴露其于一氧化环境中)以借此转换该氮化硅层为氮氧化硅层，特别是转换为非化学计量氮氧化硅层。因为湿氧化(也称为反应式湿氧化)，氮氧化硅的能隙结构可被改质，且改质可造成氮氧化硅SiOxNy中高密度的体陷阱。湿氧化可形成两种类型的体陷阱。所形成的非化学计量氮氧化硅可因为在氧化工艺中所形成的硅自由键(例如硅原子少了一相邻原子可供键结)而包含较浅体陷阱(例如具有0.5eV-1.5eV活化能，特别是约1eV)。所形成的氮氧化硅也可因在湿氧化中形成于栅极绝缘层中的氢中心(例如H+离子)而包含较深的体陷阱(例如具有1.5eV-2eV的活化能，特别是约1.76eV)。如果非化学计量氮氧化硅为富氧(例如具有10％-20％的氧含量)，可得到高均匀度(例如空间分布及/或能量均匀度)的体陷阱。
根据本发明的一示例性实施例，栅极绝缘层的形成包括形成一高介电常数材料于一基板上，特别是形成一非化学计量高介电常数材料层。非化学计量高介电常数材料例如可为一非化学计量的ZrOx或HfOx，其中Zr或Hf具有50％-90％的原子百分比。
根据本发明的一示例性实施例，形成高介电常数材料层包括该高介电常数材料层的一结晶化，特别是该高介电常数材料层借由一退火流程的结晶化。此种结晶化工艺，特别是一使用退火流程(例如一温度于500-600℃的低温退火)的结晶化工艺，可导致栅极绝缘层中高密度体陷阱的形成(意指能够以高密度存储电荷的体陷阱)。同时，这一低温可不对周围的装置及线路造成不良影响。
可实施任何像CMOS、BIPOLAR、BICMOS的制造工艺。可实施例如光刻、蚀刻、或沉积工艺的微米或纳米科技。
上述及本发明的其他方面会从以下将叙述的示例性实施例显现，并将配合这些示例性实施例加以解释。
附图说明
本发明将参照实施例的示例在下文加以详细描述，但本发明并不限于这些示例。
图1显示根据本发明示例性实施例的存储器单元的剖面示意图。
图2显示根据本发明另一示例性实施例的存储器单元的剖面示意图。
图3a显示根据本发明示例性实施例的存储器单元因界面陷阱被填入而带来的电流—电压特性的改良。
图3b显示根据本发明示例性实施例的存储器单元因体陷阱被填入而带来的电流—电压特性的改良。
图4显示根据本发明示例性实施例的多个存储器单元的阵列。
图5显示根据本发明示例性实施例设置为片上系统(system on a chip)的的多个存储器单元的阵列的俯视示意图。
图6a-图6f显示根据本发明示例性实施例的存储器单元的制造方法。
具体实施方式
附图中所示仅为示意性的。
图1显示根据本发明示例性实施例的存储器单元的剖面示意图。存储器单元100为一水平栅极挥发性存储器单元的示例，特别是一包括n通道场效应晶体管(MOSFET)的动态随机存取存储器(DRAM)单元的示例。MOSFET包括一p型掺杂硅基板101及一n型源极区102及一n型漏极区112，源极区102及漏极区112借由基板101的一部分而被分离。一栅极绝缘层103与基板101共用一界面105，使源极区102及漏极区112分别位于界面的两端。源极区102及漏极区112可如图1所示(或与图示不同)，部分被栅极绝缘层103覆盖。栅极绝缘层103包括一富氧(例如具有10％-20％的氧含量)非化学计量(non-stochiometric)氮氧化硅(SiOxNy)，其具有位于栅极绝缘层103本体(bulk)中的高密度体陷阱(bulk trap)131。可被存储在体陷阱中的电荷密度高于或等于5·10-14C/cm2，特别是高于或等于10-13C/cm2。栅极绝缘层103也可包括位于界面105紧邻的界面陷阱132。栅极绝缘层103可具有一小于5nm的厚度，其厚度特别是1nm-5nm。界面陷阱132可位于距离界面105小于1nm的位置。体陷阱131可位于距离界面105多于1nm的位置。MOSFET包括一栅极104，其可为一多晶硅栅极或一金属栅极。
图2显示根据本发明示例性实施例的存储器单元。存储器单元200也是一水平栅极挥发性存储器的示例，特别是一包括n通道场效应晶体管(MOSFET)的动态随机存取存储器(DRAM)单元的示例。MOSFET包括一p型掺杂硅基板201及一n型源极区202及一n型漏极区212，源极区202及漏极区212借由基板201的一部分而被分离。一栅极绝缘层203与基板201共用一界面205，使源极区202及漏极区212分别位于界面的两端。源极区202及漏极区212可如图所示(或与图示不同)，部分被栅极绝缘层203覆盖。在此示例性实施例中，栅极绝缘层203为一高介电常数(K)材料层，其包括一纯二元高介电常数氧化物，例如非化学计量氧化铪(HfOx，例如0.1≤x≤0.5)或氧化锆(ZrOx，例如0.1≤x≤0.5)，且栅极绝缘层203具有高密度的体陷阱231，其中体陷阱231位于栅极绝缘层203的本体中。可存储在体陷阱231中的电荷密度可高于或等于5·10-14C/cm2，特别是高于或等于10-13C/cm2。栅极绝缘层203还可包括位于界面205处的界面陷阱232。栅极绝缘层203可具有一小于5nm的厚度，其厚度特别可以是1nm-5nm。界面陷阱232可位于距离界面205小于1nm的位置。体陷阱231可位于距离界面205大于1nm的位置。可选择性地设置额外高介电常数材料层213于栅极绝缘层203及金属栅极204之间。该额外高介电常数材料层213可包括氧化物，例如Al2O3、Ta2O5、HfO2、ZrO2、Pr2O3、Gd2O3、Y2O3、HfSiO4、ZrSiO4等，其不同于所述非化学计量高介电常数介电层所包括的材料。特定来说，这一额外高介电常数材料层可由一制造周边电路晶体管的工艺而形成(例如以高速及低电压操作的周边电路晶体管)。在此情况下，该额外栅极绝缘层的等效氧化物厚度(equivalent oxide thickness)可为小于1nm，使第一栅极绝缘层的性质(例如电荷捕获性质)不被影响。“等效氧化物厚度”一词可特指为了使晶体管得到与由所使用的高介电常数材料层界定的电容相同的电容而SiO2层所需的厚度。
图3a显示根据本发明示例性实施例的存储器单元因界面陷阱被填入而带来的电流—电压特性的改良。为了与图3b作进一步的比较，假设栅极绝缘层包括界面陷阱(例如因为界面所产生的不规律)及体陷阱。因此，在填入陷阱时，界面陷阱将在体陷阱开始被填入之前先被填入。陷阱未被填入的电流—电压特性(曲线)342及仅有界面陷阱被填入的电流—电压特性(曲线)341如曲线图所述，曲线图中表现出各晶体管电流I的对数随着施加于存储器单元的晶体管的栅极及源极之间的电压(栅极—源极电压)VGS而变化。由此可知的是，在次阈值区(指低于临界电压VT)中，当界面陷阱被填入时，晶体管电流有所偏移。临界电压VT意指界面陷阱(以及因此还有体陷阱)未被填入的存储器单元的临界电压。
图3b显示根据本发明示例性实施例的存储器单元因体陷阱被填入而带来的电流—电压特性的改良。为将图3b与图3a比较，同样地假设栅极绝缘层包括界面陷阱及体陷阱。因此在填入陷阱时，界面陷阱在体陷阱开始被填入之前先被填入。在此，临界电压VT也表示界面及体陷阱未被填入的存储器单元的临界电压。如前述，曲线342显示陷阱未被填入的电流—电压特性(意指在界面陷阱被填入前)。曲线343显示体陷阱(以及因此还有界面陷阱)被填入的电流—电压特性。由图可知在从次阈值区开始并包括临界电压VT且继续至饱和区的区域中，对于同样的栅极—源极电压VGS，当填入界面陷阱及体陷阱时，晶体管电流将会较低。特别是在体陷阱也被填入之后的临界电压会高于临界电压VT。电压的偏移将会与存储在体陷阱中的电荷成正比且与Si的介电常数成反比。体陷阱所存储的电荷可取决于栅极绝缘层中的电场、脉冲的持续时间、及所使用隧道(例如直接隧穿、Fowler-Nordheim隧穿等)。可知的是，对晶体管电流改良(调节)的主要贡献来自体陷阱。
图4显示根据本发明示例性实施例的多个存储器单元的阵列。为简化起见，仅显示一部分的矩阵阵列，其包括四个存储器单元401、402、403和404。然而，整个矩阵阵列可为一M x N的存储器单元矩阵阵列，其中M及N可为任意自然数。存储器单元401及402的栅极连接至字元线WLm，而存储器单元403及404的栅极连接到字元线WLn。存储器单元401及403的漏极连接到位元线BLi，而存储器单元402及404的漏极连接到位元线BLj。存储器单元401及402的源极在一第一共同源极信号线410上连接到一起，而存储器单元403及404的源极在一第二共同源极信号线420上连接到一起。第一共同源极信号线410及420连接到一控制信号线(control signal line，CSL)430。低功率隧穿操作模式下的存储器单元的写入、擦除、及读取(也分别称为写、擦、及读)将会在存储器单元402的示例中叙述。
为写入存储器单元402(意指写入逻辑“1”)，仅施加写入电压VW于字元线WLm，而所有其他的字元线(例如WLn)为接地(意指连接至地)。位元线BLj接地，而所有其他的位元线(例如BLi)连接至电压VB，且该电压VB足以降低连接至BLj之外的其他位元线的晶体管的干扰(意指写入电压VW所可能造成的效应)。例如，如果WLm连接至3.3V，则与BLj不同的位元线可连接至1.8V。CSL 430在写入周期中保持为浮置(不与任何信号连接)。如果存储器单元的电流驱动足以满足速度要求，则可以一可取得的周边电路电压来实施写入操作，而不使用任何电荷泵(charge pump)及级联阶段(cascaded stages)来处理高于最大允许电压的电压。如果需要产生一更高的字元线电压用于写入，则可使用电荷泵及级联阶段。
擦除是借由使用负电压(也就是使用电荷泵)来实施。其是借由施加一低负电压(约-1V)于所有字元线、将所有位元线接地、及使CSL 430浮置来实行。
读取是借由施加一VDD电压(例如1V-1.9V)于字元线WLm及位元线BLj，并将所有其他的字元线和位元线(例如WLn及BLj)接地来实施。流过CSL 430的电流被与一参考晶体管的电流比较，且被用来确定存储器单元402中存储的是值“1”还是值“0”(也即被写入的是值“1”还是值“0”)。例如，逻辑“1”或“0”的值可借由存储器单元402中电流的存在与否来区分。从临界电压得到电流的存在与否由于体陷阱而被改良。因此，可以与快闪存储器装置相似的方法实施读取。
当多个存储器单元的阵列是借由一更快及更耗电的通道热电子注入操作方法操作时，可增加阵列的操作速度。施加正电压(例如3V-5V)于字元线WLm及位元线BLj，且使其他的字元线及位元线保持接地，以在热电子注入操作方法下写入存储器单元402。施加于位元线BLj的电压可与施加于字元线WLm的电压相同或者为其一半。CSL 430也是接地。读取和擦除与低压隧穿操作相同。
图5显示根据本发明示例性实施例被设置为单片集成电路(片上系统)的多个存储器单元的阵列的俯视示意图。片上系统500包括一上文关于图1和图2所述的存储器单元的阵列530。为简化起见，不特别显示各个存储器单元。一存储器周边电路540邻近存储器单元的阵列530。存储器周边电路540包括逻辑电路以控制存储器单元的读取/写入操作。特别是存储器周边电路可包括晶体管，其包括栅极介电质，该栅极介电质不同于存储器介电质中所使用的用来捕获电荷的栅极介电质(意指不同于用在栅极绝缘层103(图1)或203(图2)中的介电质)。可将例如可取得的快闪/E2PROM设计使用于存储器周边电路的设计。片上系统500的其余部分550还可包括其他的装置以用于阵列530及/或存储器周边电路540的操作及/或连接。
图6a-图6f显示根据本发明示例性实施例的存储器单元的制造方法。在图6a-图6f中，显示制造包括一栅极绝缘层的存储器单元的方法，其中栅极绝缘层包括非化学计量氮氧化硅。为简化起见，只明确讨论与设置栅极绝缘层直接相关的步骤。存储器单元制造工艺(例如一平面本体或SOI方法)将在下文包括多个存储器单元的阵列的集成电路的制造中加以阐述。此种集成电路的制造工艺始于基准工艺(未显示)及鳍(fin)形成(例如用于集成电路可能包括的多栅极SOI装置)，所述基准工艺(base line processing)包括利用本体晶片的硅沟槽隔离界定(STI definition with bulk wafer)。接着，实施p/n阱界定的注入及可能的临界电压选择(未显示)。在移除用于注入的牺牲氧化物后，以一亲水性氧化剂清洁晶片表面，清洁后会留下一薄且平的化学氧化物于表面上(未显示)。
图6a显示所得到的n掺杂半导体基板601，其具有沟槽691以隔离基板601中的各个存储器单元。基板601是以与图1及图2垂直的一剖面图显示，其中剖面图的平面与存储器单元相交于其源极(未显示)及漏极(未显示)之间。
图6b显示一薄氮化硅层603a(具有小于5nm的厚度)的沉积。可使用任何CMOS沉积工艺(例如任何形式的物理气相沉积(PVD)、化学气相沉积(CVD)、等离子体辅助化学气相沉积(PECVD)、原子层沉积(ALD)、溅镀等等)作为沉积技术。
接着，暴露氮化硅层603a于一反应式湿氧化中以将氮化硅603a转变成一具有高体陷阱密度(例如一可存储高于或等于5·10-14C/cm2，特别是高于或等于10-13C/cm2的电荷密度的体陷阱密度)的非化学计量氮氧化硅(SiOxNy)。
图6c显示一由上述氧化形成的非化学计量氮氧化硅层603b。为简化起见，不显示体陷阱于此图及之后的附图中。
在图6d中，涂布一光场光刻掩模(light-field lithographic mask)693，并湿蚀刻(例如使用磷酸或氟化氢(HF))SiOxNy层除了要被存储器单元占据的区域之外的所有部分。
图6e显示SiOxNy层一剩余的部分603，其用以形成存储器单元的栅极绝缘层。
继续如图6e所示进行进一步的制造工艺，其中在存储器周边电路中成长晶体管的栅极绝缘层695。除了其他步骤外接续的步骤(未显示)还包括设置一栅极(例如一多晶硅栅极及/或一金属栅极)而不对定义的基准作任何变动。可得知的是除了CMOS基准工艺外，只额外使用一非关键的掩模(693)。
包括一栅极绝缘层(其包括一非化学计量高介电常数材料)的存储器单元的制造方法是类似的。在此仅描述不同的步骤。为了形成栅极绝缘层，此处在硅基板上沉积一具有高体陷阱密度(例如存储在该陷阱中的电荷密度可高于或等于5·10-14C/cm2，特别是高于或等于10-13C/cm2)并具有约5nm或更小厚度的纯二元(pure binary)高介电常数氧化物(例如Hfx或ZnOx)层，而并非如图6b和图6c所示的沉积氮化硅层603a及其后的氧化而得到SiOxNy层。可使用任何CMOS沉积技术(例如任何形式的物理气相沉积(PVD)、化学气相沉积(CVD)、等离子体辅助化学气相沉积(PECVD)、原子层沉积(ALD)、溅镀等)作为沉积技术。可涂布一光场光刻掩模且湿蚀刻(例如使用磷酸或氟化氢(HF))栅极绝缘层除了要被存储器单元占据的区域之外的所有部分。进一步，进行一低温(例如500-600℃)退火1-2分钟以结晶化已沉积的高介电常数氧化物层，其中该层形成栅极绝缘层。制造工艺接着依照基准中所定义的继续。在本示例性实施例中，可选择性地再沉积(例如使用与上述CMOS沉积工艺相同的工艺)一额外高介电常数材料(例如Al2O3、Ta2O5、HfO2、ZrO2、Pr2O3、Gd2O3、Y2O3、HfSiO4、ZrSiO4等)层，其在高介电常数绝缘层上具有小于1nm的等效氧化物厚度。在相同制造工艺中，所述额外高介电常数材料可用于存储器周边电路中晶体管的栅极绝缘层的生长。
最后，应注意的是，上述实施例是用来说明而非限定本发明，且本领域普通技术人员可在不脱离本发明所附权利要求的范围的条件下设计许多替代实施例。在所附权利要求中，任何在括号中的元件标号并不限定该权利要求的范围。“包括”、“包含”或其他类似的用语并不将未在权利要求或说明书全文提到的其他元件或步骤排除在外。一元件如具有单一标号，并不排除此元件具有多标号，反之亦然。在一列举出多个元件的装置权利要求中，其中一些元件可以软件或硬件的单一或同样物件的形式实施。存在于不同附属权利要求中叙述特定的特征的事实并不表示这些特征不可被有利地组合且运用。

Claims (14)

1.一种存储器单元(100)，包括一晶体管，该晶体管包括：
一基板(101)；
一第一源极/漏极区(102)；
一第二源极/漏极区(112)；
一栅极(104)；及
一栅极绝缘层(103)，设置于该基板(101)及该栅极(104)之间；
其中该栅极绝缘层(103)直接接触该基板(101)且包括多个电荷陷阱(131)，该多个电荷陷阱(131)分布于该栅极绝缘层(103)整个体积，并且
其中该栅极绝缘层(103)包括一非化学计量化合物。
2.如权利要求1所述的存储器单元(100)，其中存储在该多个电荷陷阱中的电荷密度高于或等于5·10-14C/cm2，特别是高于或等于10-13C/cm2。
3.如权利要求1所述的存储器单元(100)，其中该多个电荷陷阱(131)均匀地分布于该栅极绝缘层(103)的整个体积。
4.如权利要求1所述的存储器单元(100)，其中该存储器单元(100)被配置为一挥发性存储器单元，特别是一无电容器的动态随机存取存储器。
5.如权利要求1所述的存储器单元(100)，其中该栅极绝缘层(103)的厚度为1.5nm-5nm。
6.如权利要求1所述的存储器单元(100)，其中该栅极绝缘层(103)包括氮氧化硅。
7.如权利要求1所述的存储器单元(200)，其中该栅极绝缘层(203)包括一高介电常数材料层。
8.一种阵列，由多个如权利要求1所述的存储器单元(100)构成，并形成于一共同基板(101)中。
9.如权利要求8所述的阵列，其被设置为单片集成电路(500)。
10.一种存储器单元(100)的制造方法，包括：
提供一基板(101)；
形成一第一源极/漏极区(102)；
形成一第二源极/漏极区(112)；
形成一栅极(104)；及
形成一栅极绝缘层(103)，设置于该基板(101)及该栅极(104)之间，
其中该栅极绝缘层(103)直接接触该基板(101)且包括多个电荷陷阱(131)，该多个电荷陷阱(131)分布于该栅极绝缘层(103)的整个体积，并且
其中该栅极绝缘层(103)包括一非化学计量化合物。
11.如权利要求10所述的方法，其中该栅极绝缘层(103)的形成包括形成一氮氧化硅层。
12.如权利要求11所述的方法，其中该氮氧化硅层的形成包括：
形成一氮化硅层于该基板(101)上，及
暴露该氮化硅层于一湿式氧化以将该氮化硅层转变成该氮氧化硅层。
13.如权利要求10所述的方法，其中该栅极绝缘层(103)的形成包括形成一高介电常数材料层。
14.如权利要求13所述的方法，其中该高介电常数材料层的形成包括该高介电常数材料层的一结晶化，特别是该高介电常数材料层借由一退火工艺的结晶化。
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