CN102449612A - 数据空间仲裁器 - Google Patents

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CN102449612A CN2010800243268A CN201080024326A CN102449612A CN 102449612 A CN102449612 A CN 102449612A CN 2010800243268 A CN2010800243268 A CN 2010800243268A CN 201080024326 A CN201080024326 A CN 201080024326A CN 102449612 A CN102449612 A CN 102449612A
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Abstract

本发明揭示一种数字处理器，其具有：在默认模式中具有最高优先级的默认总线主控器；具有相关联优先级的多个次级总线主控器，其中所述多个次级总线主控器彼此具有预定优先级关系；及数据空间仲裁器。所述数据空间仲裁器可编程以在非默认模式中将所述次级总线主控器中的任一者的优先级升高为具有高于所述默认总线主控器的所述优先级的优先级，同时仅与也已将其所述优先级等级升高为高于所述默认总线主控器的所述优先级的那些次级总线主控器维持所述预定优先级关系。

Description

数据空间仲裁器
相关申请案交叉参考
本申请案请求对在2009年7月21日提出申请且标题为“易变数据仲裁器优先级控制(MUTABLE DATA ARBITER PRIORITY CONTROL)”的第61/227,147号美国临时申请案的权益，所述申请案全文并入本文中。
技术领域
本发明涉及数字处理器，且更特定来说涉及数字处理器中的数据仲裁器优先级控制系统。
背景技术
在使用具有多个外围装置及一中央处理单元(CPU)的数字处理器(例如，微控制器)的嵌入式系统中，在CPU与外围设备中的至少一些之间共享某些功能单元，例如直接存储器存取(DMA)控制器或内部电路调试(ICD)控制器。因此，使用数据空间仲裁器来确定对所共享的存储器或特殊功能寄存器的存取权利。在用于多主控器系统的数据空间仲裁器中，CPU通常为最高优先级总线主控器。典型的数据空间仲裁器由一优先级编码器及一组数据总线多路复用器组成。常规可编程数据空间仲裁器在优先级编码器中实施可编程能力，但使用预定优先级，其中CPU通常具有最高优先级。因此，每当CPU正在存取存储器时，通常使其它外围设备停转。然而，在嵌入式系统中，举例来说，有时仅仅是临时地由外围设备对外部事件做出响应因而确保高CPU吞吐量可更重要。
因此，需要一种经改善的更灵活数据空间仲裁器。
发明内容
根据一实施例，一种数字处理器可包含：在默认模式中具有最高优先级的默认总线主控器；具有相关联优先级的多个次级总线主控器，其中所述多个次级总线主控器彼此具有预定优先级关系；及数据空间仲裁器，其中所述数据空间仲裁器可编程以在非默认模式中将所述次级总线主控器中的任一者的优先级升高为具有高于所述默认总线主控器的所述优先级的优先级，同时仅与也已将其所述优先级等级升高为高于所述默认总线主控器的所述优先级的那些次级总线主控器维持所述预定优先级关系。
根据其它实施例，所述数据空间仲裁器可准予对数据存储器的存取且所述数据存储器可包含随机存取存储器、双端口存储器、特殊功能寄存器中的至少一者。根据其它实施例，所述数字处理器可进一步包含具有优先级超驰位的总线主控器优先级寄存器，所述次级总线主控器中的至少一者被指派到所述优先级超驰位中的一者，其中所述总线主控器优先级寄存器以可编程方式指定所述多个次级总线主控器中的哪些次级总线主控器具有高于或低于所述默认总线主控器优先级的优先级。根据其它实施例，设定优先级超驰位可致使将相关联次级总线主控器的优先级等级升高为高于所述默认总线主控器的所述优先级等级。根据其它实施例，所述数据空间仲裁器可包含用于读取及写入存取的单独仲裁器单元。根据其它实施例，所述数据空间仲裁器包含用于存储器及特殊功能寄存器存取的单独仲裁器单元。根据其它实施例，所述数据空间仲裁器可包含用于存储器及特殊功能寄存器存取的单独仲裁器单元。根据其它实施例，所述数字处理器可进一步包含耦合于所述数据空间仲裁器与所述数据存储器之间的地址解码器。根据其它实施例，所述数字处理器可进一步包含耦合于所述数据空间仲裁器与所述默认总线主控器或次级总线主控器之间的粗略地址解码器。根据其它实施例，所述数字处理器可为数字信号处理器且所述随机存取存储器可分裂成X存储器与Y存储器。根据其它实施例，所述默认总线主控器可为中央处理单元(CPU)。
根据另一实施例，一种用于在数字处理器中仲裁数据空间存取的方法可包含：给一默认总线主控器及多个次级总线主控器指派优先级，其中所述默认总线主控器在默认模式中具有最高优先级且其中所述多个次级总线主控器彼此具有预定优先级关系；及对数据空间仲裁器进行编程以在非默认模式中将所述次级总线主控器中的任一者的优先级升高为具有高于所述默认总线主控器的所述优先级的优先级，同时仅与也已将其所述优先级等级升高为高于所述默认总线主控器的所述优先级的那些次级总线主控器维持所述预定优先级关系。
根据所述方法的其它实施例，所述方法可进一步包含：当所述默认总线主控器能存取数据空间时由次级总线主控器请求对所述数据空间的存取，且在所述次级总线主控器的所述优先级高于所述默认总线主控器的所述优先级的情况下，准予对所述数据空间的存取，否则使所述次级总线主控器停转。根据所述方法的其它实施例，所述数据空间可为数据存储器，所述数据存储器包含随机存取存储器、双端口存储器、特殊功能寄存器中的至少一者。根据所述方法的其它实施例，编程数据空间仲裁器以升高所述次级总线主控器的优先级的所述步骤可包含设定总线主控器优先级寄存器中的位的步骤。根据所述方法的其它实施例，所述次级总线主控器中的至少一者可在所述总线主控器优先级寄存器中具有相关联位。根据所述方法的其它实施例，所述数据空间仲裁器可包含用于读取及写入存取的单独仲裁器单元。根据所述方法其它实施例，所述数据空间仲裁器可包含用于存储器及特殊功能寄存器存取的单独仲裁器单元。根据所述方法其它实施例，所述数据空间仲裁器可包含用于存储器及特殊功能寄存器存取的单独仲裁器单元。
根据又一实施例，一种用于在数字处理器中仲裁数据空间存取的方法可包含：在默认模式中给中央处理单元(CPU)指派最高优先级且给多个非CPU总线主控器指派其它优先级，其中所述多个非CPU总线主控器彼此具有预定固定优先级关系；通过设定总线主控器优先级寄存器中的位来编程数据空间仲裁器以将所述非CPU总线主控器中的一者的优先级升高为具有高于所述CPU的所述优先级的优先级，同时仅与也已将其所述优先级等级升高为高于所述CPU的所述优先级的那些非CPU总线主控器维持所述预定优先级关系；及当所述CPU能存取数据空间时请求由总线主控器对所述数据空间的存取，且在所述总线主控器的所述优先级高于所述CPU的所述优先级的情况下，准予对所述数据空间的存取，否则使所述总线主控器停转，其中所述数据空间为数据存储器，所述数据存储器包含随机存取存储器、双端口存储器、特殊功能寄存器中的至少一者。
附图说明
通过结合附图参照下文说明可获得对本发明及其优点的更全面理解，附图中：
图1展示微控制器系统中的数据空间仲裁器、总线多路复用器及地址解码器的框图；
图2展示根据一实施例的数个总线主控器的总线仲裁器优先级表；
图3展示根据一实施例的仲裁器读取框图；
图4展示根据一实施例的仲裁器写入框图；
图5展示根据一实施例的仲裁器互连框图；
图6及图7展示根据一实施例的四个总线主控器的RAM仲裁器实例性真值表；
图8展示RAM仲裁器时序实例，其中CPU具有最高优先级；
图9展示RAM仲裁器时序实例，其中CPU不具有最高优先级；
图10展示根据一实施例的SFR仲裁器互连框图；及
图11展示SFR仲裁器时序实例，其中CPU具有最高优先级。
虽然已参照本发明的实例性实施例来描绘、描述及界定本发明的各实施例，但此类参考并不意味着限制本发明，且不应推断出存在此限制。所揭示的标的物能够在形式及功能上具有大量修改、替代及等效形式，所属领域的技术人员根据本发明将会联想到这些修改、替代及等效形式并受益于本发明。所描绘及所描述的本发明实施例仅作为实例，而并非是对本发明的范围的穷尽性说明。
具体实施方式
根据各种实施例，数据空间仲裁器经设计以允许相对于在默认模式中具有最高优先级的总线主控器(在下文中称为“默认主控器”)的优先级升高任何总线主控器的优先级，从而增加数字处理器系统中的实时响应灵活性。此可通过维持经升高总线主控器仅与也已将其优先级等级升高为高于默认主控器的优先级的那些总线主控器之间的预定优先级关系而以简易方式完成。因此，每一总线主控器的优先级等级的复杂重新指派是不必要的。根据本发明的教示，每一总线主控器(除默认主控器以外)可选择超驰此优先级。如果默认主控器为CPU，那么因此可(举例来说)通过用户定义的可编程优先级超驰位来将任何(非CPU)总线主控器优先级定义为高于或低于CPU的优先级。然而，高于默认主控器的优先级群组内的所有总线主控器的相对优先级经设计而不改变。类似地，低于默认主控器的优先级群组内的所有总线主控器的相对优先级不改变。举例来说，通过使用多路复用器基于优先级超驰位的状态来将传入总线主控器请求简单地重新排序。接着将其发送到简单的固定优先级编码器且像往常一样排定优先级。接着(举例来说)再次使用优先级超驰位的状态将所得总线准予信号重映射回到其原始次序，且准予获胜总线主控器进行总线存取。使所有其它总线主控器停转。
图1展示具有三个不同总线主控器(CPU 110、内部电路调试器(ICD)单元105及直接存储器存取(DMA)控制器115)的数字信号处理器100的原理性框图。然而，如所属领域的技术人员将了解，具有通用处理器及不同总线主控器的其它配置可适用。粗略地址解码器120与这些总线主控器耦合以决定请求命中随机存取存储器(RAM)还是特殊功能寄存器(SFR)。此粗略地址解码器产生多个输出信号，其与相应专用读取仲裁器130及140以及专用写入仲裁器135及145耦合。RAM仲裁器130、135与面板级地址解码器耦合以存取两个单独静态随机存取存储器(SRAM)170及175。另外，提供双端口(DP)SRAM 180，其一方面与地址解码器160的输出耦合且另一方面与特殊粗略地址解码器190耦合，特殊粗略地址解码器190可为粗略地址解码器120的部分或与其相关联。所有存储器装置170、175及180的输出经由各个多路复用器125、150、155及185与不同总线主控器110、105、115耦合。外围装置接口165可直接经由多路复用器185与ICD单元105耦合。然而，如上文所提及，根据各种实施例可使用其它存储器配置，举例来说，可将单个存储器与通用处理器一同使用。
此外，在数字信号处理器或微控制器的此特定实施例中，提供用于RAM及SFR的单独仲裁器。此外，在每一仲裁器内，提供单独的仲裁器或读取130、140及写入存取135、145。然而，可使用其它设计且实际仲裁器的数目可变化。举例来说，可使用单个仲裁器来提供相同功能性。
根据各种实施例，仲裁器可由不同总线主控器配置。此可“在飞行中”进行，换句话说，用户程序可根据装置嵌入于其中的系统的相应需要来更改配置。图2展示在其中数字处理器与(举例来说)五个总线主控器(例如，在默认模式中为最高优先级总线主控器的CPU及多个次级总线主控器，例如以太网单元、USB单元、DMA控制器及ICD单元)相关联的可能实施方案的情况下的表。此简单方案易于扩展以添加更多总线主控器或使用更少总线主控器，且不依赖于较大、可能较慢的可编程优先级编码器。根据一个实施例，所述系统可并非为完全可编程解决方案，因为每一群组内的总线主控器相对优先级可保持固定。举例来说，此可通过设定如图1中所示与仲裁器130、135、140及145耦合的特殊功能寄存器MSTRPR 195中的相应位来完成。
MSTRPR寄存器195可配置如下：
上半部：
Figure BPA00001479405300051
下半部：
Figure BPA00001479405300052
其中位15到6未使用且位6、4、2及0被保留。使用位5DMAC(M3)来相对于CPU优先级修改DMAC总线主控器优先级。当设定为1时：DMAC总线主控器优先级升高为高于CPU的优先级，同时仅与也已将其优先级等级升高为高于CPU的优先级的那些次级总线主控器维持预定优先级关系。当设定为0时：DMAC总线主控器优先级无改变。DMAC总线主控器的优先级保持低于CPU的优先级且与尚未升高为高于CPU的所有其它次级总线主控器为预定关系。使用位3USB(M2)来相对于CPU优先级修改USB总线主控器优先级。当设定为1时：USB总线主控器优先级升高为高于CPU的优先级，同时仅与也已将其优先级等级升高为高于CPU的优先级的那些次级总线主控器维持预定优先级关系。当设定为0时：USB总线主控器优先级无改变。USB总线主控器的优先级保持低于CPU的优先级且与尚未升高为高于CPU的所有其它次级总线主控器为预定关系。使用位1ETH(M2)来相对于CPU优先级修改以太网总线主控器优先级。当设定为1时：以太网总线主控器优先级升高为高于CPU的优先级，同时仅与也已将其优先级等级升高为高于CPU的优先级的那些次级总线主控器维持预定优先级关系。当设定为0时：以太网总线主控器优先级无改变。以太网总线主控器的优先级保持低于CPU的优先级且与尚未升高为高于CPU的所有其它次级总线主控器为预定关系。
根据一实施例，设定处于重设的默认优先级，使得CPU具有最高优先级且ICD具有最低优先级。在上文所示的实施例中，不给ICD总线主控器的优先级指派MSTRPR寄存器195中的位。因此，其优先级保持处于最低等级。然而，在其它实施例中，也可升高此装置的优先级且可将其指派到寄存器195中的位。根据一实施例，所有经升高优先级总线主控器相对于彼此维持相同优先级关系。根据一实施例，其优先级保持低于CPU的优先级的所有主控器相对于彼此维持相同优先级关系。因此，次级总线主控器可分成两个群组。第一群组含有具有经升高优先级的次级总线主控器且第二群组含有其优先级尚未升高的次级总线主控器。
如图2中所示，仅某些位被使用且产生八个不同配置，其每一者具有相应总线主控器的不同优先级次序。此相对简单的方案允许其中将解码保持为最小值的简单实施方案。然而，在其它实施例中，可应用其它解码方案，其允许更多优先级指派。
数据空间仲裁器130、135、140、145使用预定优先级排定来自总线主控器(起始者)110、105、115的对数据空间总线资源(目标)170、175及180的同时请求的优先级。总线矩阵将获胜总线主控器与所请求资源连接。不准予失败的总线主控器对所请求资源的存取且可使其停转，直到仲裁确定资源可供其使用为止(结构冒险)。控制对不包括SFR空间的数据空间的存取的仲裁器称作读取及写入RAM仲裁器130及135。控制对SFR空间的存取的仲裁器称作读取及写入SFR仲裁器140及145。每一仲裁器130、135、140、145经确定参数以支持“n”个总线主控器，其中n＝NUM-BUS-MASTER，从而允许相同叶单元用于所有例项。CPU 110、DMAC 115及ICD 105总线主控器可存在于许多实施例中，因此对于RAM仲裁器，通常NUM-BUS-MASTER＞＝3。根据特定实施例，仅CPU 110及ICD 105可存取SFR地址空间，因此对于SFR仲裁器140及145，NUM-BUS-MASTER＝2(总是)。
根据一实施例，数据空间(DS)(不包括SFR地址空间)资源及仲裁器目标可如下。每一资源需要一仲裁器。
1.DS RAM(SRAM+前侧DPSRAM)读取
2.DS RAM(SRAM+前侧DPSRAM)写入
根据如图1中所示的特定实施例，DMA控制器115经由后侧端口存取DPSRAM 180，因此可被视为特殊情况。根据一实施例，SFR地址空间资源及仲裁器目标可如下。每一资源需要一仲裁器。
1.SFR读取
2.SFR写入
根据一实施例，最低优先级总线主控器为M[n-1]，其中n＝NUM-BUS-MASTER。对于RAM及SFR仲裁器两者，此可总是为ICD宏。剩余总线主控器优先级在某种程度上为经由总线主控器优先级控制寄存器MSTRPR用户可编程的，如上文所阐释。
总线主控器110、105、115读取将为从RAM(对于RAM仲裁器)170、175或SFR空间(对于SFR仲裁器)的数据读取。总线主控器写入将为到RAM(对于RAM仲裁器)170、175或SFR空间(对于SFR仲裁器)的数据写入。可使用总线请求/准予握手来实现总线主控器110、105、115与仲裁器130、135、140、145之间的控制。所有总线主控器110、105、115可通过断言其读取或写入总线请求信号来请求总线资源170、175、180。其将仅在相关联仲裁器130、135、140、145已通过断言对应总线准予信号而准予存取时被准许使用所请求资源。
CPU总线主控器仲裁器接口可与所有其它主控器相同。然而，由于其可在一个总线循环内完成读取及写入两者，其中所有其它总线主控器可针对每一总线事务读取或写入，因此接口时序稍微不同。
此外，在低电力模式(举例来说，例如DOZE模式)中，CPU 110可正以比装置外围设备显著低的时钟速率操作。为防止CPU 110锁定来自外围设备的后续资源请求(其中一个CPU请求循环可包含许多外围循环)，CPU 110请求并非基于Q-clk，而是在呈现给仲裁器之前与P-clk同步。
可存在根据图1中所示的实施例实施的3个地址解码器。第一地址解码器120(SFR粗略空间解码器)确定CPU 110及ICD 105读取及写入地址是否以SFR或RAM仲裁器130、135、140、145为目标。第二地址解码器190(DPSRAM粗略空间解码器)确定DMA地址(读取或写入)是否正以DPSRAM(后侧)180为目标。第三地址解码器160(WY面板解码器)从RAM读取及写入仲裁器取所得地址且将其引导到X或Y地址空间。
总线仲裁器可为连续地排定所有传入总线请求的优先级、产生获胜准予信号且将获胜主控器地址总线引导到经仲裁资源的组合逻辑的块。其可由一优先级编码器及一组多路复用器组成。优先级编码器检查所有传入总线请求且基于可编程优先级编码来排定其优先级，如上文所阐释。将此编码的结果传递到地址与数据多路复用器，且传递到向获胜总线主控器准予总线事务的独热编码的准予总线。选择对应地址与数据总线且获胜总线主控器取得对所请求资源的存取。拖延所有其它请求总线主控器(使其停转)，直到获胜总线主控器事务已完成的时间为止。
数据写入仲裁器135、145还将获胜主控器数据总线引导到经仲裁资源。传入请求信号的时序指示所得准予信号、资源地址总线及(若适当)资源数据总线的时序。图3展示RAM仲裁器130、135的实例性事务的相应时序图，其中CPU 110具有最高优先级。图4展示类似时序图，其中CPU 110不具有最高优先级。将地址多路复用器输出保持于P2触发器中以保持获胜地址有效超出Q3(CPU地址可在Q3之后改变)。
SFR仲裁器的实例性事务的时序图展示于图5中，其中根据一实施例CPU总是为最高优先级。图6及图7分别展示在读取及写入存取中由仲裁器接收及产生的控制信号。
如果需要存取(读取或写入)，那么DMA控制器115、ICD 105及所有外围总线主控器在P3上断言总线请求(xxx_bmx.mst_rd_req＝1或xxx_bmx.mst_wr_req＝1，其中“xxx”表示总线主控器缩写)。以下论述假设装置不处于低电力模式，其中Q-clk及Pclk频率可不同。举例来说，在低电力DOZE模式中，CPU使总线仲裁器请求与P-clk同步以维持任何较低优先级外围总线主控器的仲裁器吞吐量。根据一实施例，对于CPU读取请求，CPU 110必须在Q3上组合地预解码加载到ROMLATCH中的指令，以确定是否需要读取请求。因此将在Q3之后的某时间断言CPU读取请求(xcpu_bmx.mst_rd_req＝1)。组合地完成读取及写入请求两者的仲裁且接着断言获胜总线准予(xcpu_bmx.mst_rd_gnt＝1)。CPU Q1锁存器(如果准予时序将使Q1设立，那么触发)保持准予结果，从而断言cpu_pfu_stall＝1且在xcpu_bmx.mst_rd_gnt＝0的情况下使CPU停转。
根据一实施例，对于CPU写入请求，CPU 110将在活动指令循环的Q3上断言写入请求(xcpu_bmx.mst_wr_req＝1)。对于外围总线主控器，在P3之前检查仲裁器准予且如果被断言，那么仲裁器准予将致使相关联总线主控器请求信号在P3处被否定。如果请求外围总线主控器的总线准予未被断言，那么外围总线主控器请求将保持被断言，直到发现准予被断言的时间为止。外围总线主控器将在下一循环的P3之前检查准予信号的状态。
根据一实施例，对于CPU读取，在Q1期间检查读取仲裁器准予且如果xcpu_bmx.mst_rd_gnt＝1，那么允许在进行中的指令继续执行。将在下一Q3处否定请求xcpu_bmx.mst_rd_req。如果CPU 110正在请求读取存取且总线主控器准予未被断言(xcpu_bmx.mst_rd_gnt＝0)，那么CPU 110将使PFU(cpu_pfu_stall＝0)及在进行中的CPU指令停转(通过禁止所有寄存器更新)。请求将保持被断言，直到准予CPU资源存取以完成被停转的循环的时间为止。
根据一实施例，对于CPU写入，在Q3之前检查写入仲裁器准予。如果xcpu_bmx.mst_wr_gnt＝1，那么在进行中的指令完成执行且不使下一指令停转。如果总线主控器准予未被断言(xcpu_bmx.mst_wr-gnt＝0)，那么在进行中的指令退役(完成执行)，从而缓冲数据写入。使后续指令停转，直到发现准予被断言的时间为止。当使CPU 110停转时，写入请求保持被断言。在两种情况下，CPU 110将在下一循环的Q3之前检查准予信号的状态。CPU 110将使在进行中的指令退役(完成)，但缓冲数据写入以在某稍后时间(即，在准予被断言之后)完成。为允许每一指令在其被开始之后完成，CPU可为可缓冲数据写入的唯一总线主控器。使针对读取及写入存取两者的所有其它总线主控器请求停转。获胜总线主控器读取将通过在请求之后的循环的Q3完成。获胜总线主控器写入将在Q3请求之后的Q1上发生。
根据一实施例，对于CPU 110，总线主控器读取及写入可以每总线循环一个的速率完成。CPU 110在其将完成请求(针对读取或写入)(如果被准予对所请求资源的存取)的同一循环中发出请求。
外围总线主控器(即，除CPU以外的所有其它总线主控器)的数据吞吐量对于读取与写入不对称。在一个循环中发生的外围设备总线主控器读取请求(如果被准予资源存取)在下一循环中完成事务。然而，外围设备总线主控器写入请求将(如果被准予资源存取)在与请求相同的循环中完成事务。
根据一实施例，可不使总线仲裁器管线化，因此外围总线主控器必须在请求另一总线存取之前完成所请求事务。因此，最大外围总线主控器数据吞吐量对于读取为每2个循环一个事务(且对于写入为每循环一个事务)。
外围总线主控器中的每一者可在其已赢得的经仲裁事务期间执行读取或写入(但非两者)。然而，根据一实施例，可单独仲裁读取与写入请求。因此，可在一个循环内服务来自两个总线主控器的读取及写入请求。CPU 110可在一个总线循环内完成读取及/或写入两者。可仲裁这些存取中的一者或两者。
可使用可位于CPU 110内的经扩展数据空间(EDS)总线主控器优先级控制寄存器MSTRPR<15:0>来相对于CPU 110的优先级修改外围总线主控器中的每一者的优先级。
根据一实施例，可给每一外围总线主控器指派MSTRPR寄存器内的位。特定总线主控器的位位置是固定的，但与每一总线主控器相关联的“M”数目将在变化形式之间变化，此取决于存在哪些总线主控器。可随着总线主控器被开发而将其添加到MSTRPR寄存器(在固定位置中)。根据一实施例，仲裁器总线主控器输入在所有变化形式中总是顺序的(即，MO、MI、M2、M3等)。
当所指派位经设定时，对应外围总线主控器升高为高于CPU 110的优先级。CPU优先级将保持高于其优先级尚未升高的外围总线主控器的优先级。根据一实施例，升高为高于CPU优先级的外围总线主控器的相对优先级将保持与其在升高为高于CPU 110之前相同。类似地，未升高为高于CPU优先级的外围总线主控器的相对优先级将保持与其在升高为高于CPU 110之前相同。MSTRPR寄存器的作用展示于图2中所示的表中，其中正在仲裁5个总线主控器。
根据一实施例，不是所有装置可支持以太网及/或USB外围设备，且这些总线主控器的所指派相对优先级可不同于实例中所示的相对优先级。
参数NUM-BUS-MASTERS定义由DS/EDS RAM仲裁器中的每一者支持的总线主控器的数目。根据一实施例，可需要单独的读取及写入仲裁器。RAM仲裁器真值表展示于图9及图10中所描绘的表中(其中NUM-BUS MASTERS＝4)，且其适用于读取及写入仲裁器两者。其仲裁对除SFR地址空间以外的所有DS/EDS的总线主控器存取。
根据一实施例，CPU及ICD总线主控器可总是存在。图9及图10中所示的表中所呈现的剩余总线主控器为分别被指派到总线主控器优先级寄存器位MSTRPR<3>及MSTRPR<5>的USB及DMAC。所有其它MSTRPR位被保留或未使用且因此为“不关心”位。
RAM仲裁器及地址解码块(连同相应信号互连)的框图展示于图8中。根据一实施例，CPU 110总是被指派到仲裁器130及135的M0输入。按照装置规范所定义的递减的优先级次序给所有其它主控器指派其它仲裁器输入(M1、M2等，无间隙)。因此，在不同变化形式中，可将同一总线主控器指派到不同仲裁器输入端口(Mx)。
所有总线主控器必须经由RAM仲裁器130、135存取DS/EDS RAM(根据一实施例，DMAC的后侧DPSRAM被视为异常)。根据一实施例，ICC总线主控器可仅在无其它主控器正在请求存取时取得对DS/EDS的存取。ICD总线主控器优先级可从不升高为高于任何其它主控器的优先级。
根据一实施例，假设所有外围总线主控器将仅会将数据传送到DS SRAM或DPSRAM内的地址或者从DS SRAM或DPSRAM内的地址传送数据(任何其它地址将指示错误操作)。因此，将允许对任何总线主控器地址的总线请求。DS SRAM及DPSRAM块解码驻存于仲裁器地址多路复用器之后，因此此范围以外的地址将产生仲裁，但将对DS存储器无影响。然而，对未经实施DS/EDS的存取将产生CPU 110违法地址陷阱(如果请求总线主控器为CPU 110)或一般软陷阱(如果请求总线主控器为除ICD 105以外的任何外围总线主控器)。如果ICD 105总线主控器尝试存取未经实施DS/EDS，那么将不发生陷阱。准予像往常那样被发出，但读取将返回所有0，且写入将不具有作用。CPU 110必须向中断控制器发送信号以指示哪一总线主控器作出的请求。
根据一实施例，在数字信号处理器中，可以逻辑方式将CPU X及Y RAM读取请求(cpu_xram_rd及cpu_yram_rd)“或”运算在一起以形成单个CPU RAM读取请求(cpu_bmx.mst_rd_req)信号。
SFR粗略地址解码器120基于由参数SFR_BYTE_SIZE定义的SFR空间的预定地址边界而将CPU地址引导到RAM仲裁器130、135或SFR总线仲裁器140、145。与小于SFR限制的CPU地址相关联的总线请求将被路由到SFR仲裁器140、145。与大于或等于SFR限制的CPU地址相关联的总线请求将被路由到RAM仲裁器130、135。
仲裁器130、135、140、145的输出馈给RAM地址解码器160，其中基于X及Y地址边界参数XRAM_START_ADDR、XRAM_ADDR_WIDTH及YRAM_ADDR_WIDTH将获胜地址路由到正确的DS/EDS地址空间(X或Y)。X/Y地址解码器160含有Q2触发器以取样并保持选择RAM数据源170、175的RAM控制信号。根据一实施例，X及Y RAM 170、175可总是定位为在DS内连续。举例来说，Y RAM 175置于紧紧在XRAM 170的结束之后，如图1中所示。
如上所述，数字信号处理器或微控制器可未必包括DPSRAM。对于除DMAC 115以外的所有总线主控器，SRAM及(前侧)DPSRAM地址空间可组合到单个DS/EDS RAMX地址空间中。由于(根据一实施例)DMAC 115能排他性地存取DPSRAM后侧总线，因此仅落在DPSRAM地址范围以外的地址(即，仅SRAM)需要此总线主控器的仲裁。当DMAC 115正在存取后侧总线时，准许其它总线主控器对DPSRAM前侧总线的存取。DPSRAM 180可包括用以检测且用旗标标记从两个端口对同一DPSRAM地址的无意同时写入的逻辑。
对于前侧及后侧存取两者，DPSRAM 180可位于相同地址处。DPSRAM粗略地址解码器190检查来自DMAC 115的读取及写入数据请求两者且确定其是否以DPSRAM地址空间为目标。如果检测到DPSRAM存取，那么将对应读取或写入请求直接路由到DPSRAM 180而不路由到RAM仲裁器130、135、140、145。DPSRAM粗略地址解码器190也必须立即发出对DMAC 115的总线准予，以便允许对后侧DPSRAM端口的存取完成。实际上，仲裁器可被视为忽略此请求且可准予对DS/EDS的另一总线主控器存取，包括经由前侧总线对DPSRAM 180的存取。
根据一实施例，SFR仲裁器140、145可仅支持2个总线主控器(CPU 110及ICD 105)，因此NUM-BUS-MASTER＝2(固定)。CPU 110将总是赢得任何仲裁，而不管cpu_arb_master_priority<7:0>的状态如何，因为ICD 105总是处于最低优先级(且不能循环窃取)。
SFR仲裁器140、145的所得输出将为获胜总线主控器地址、数据及读取(或写入)信号。为满足某些外围设备的时序，将获胜读取地址保持于P2触发器中。在每一外围设备内完成外围地址解码。
根据一实施例，为满足装置速度目标，将响应于SFR读取请求的所有SFR总线准予(除存储器映射的CPU寄存器SFR地址以外，如下文将更详细地阐释)管线化以将其延迟一个循环。SFR读取存取将产生CPU停转且因此为2循环操作。
存储器映射的CPU寄存器可驻存于SFR地址空间内。然而，这些寄存器物理上驻存于CPU 110内。立即准予所有SFR写入请求(经历成功的仲裁)，从而允许在1个循环中完成SFR写入。
SFR仲裁器及地址解码块的框图展示于图11中。SFR仲裁器的实例性事务的时序图展示于图5中(CPU总是为最高优先级)。
根据一实施例，ICD 105可读取或写入任何SFR，但通过ICD固件禁止对CPU SFR的写入。此外，如果启用任何代码保护，那么所有ICD SFR存取由ICD宏禁止。根据一实施例，停用对SFR空间的CPU写入(cpu_disable_memwrite＝1)的CPU陷阱不应与任何一致ICD SFR写入请求介接。
没有系统时钟在低电力SLEEP模式中为活动的，因此所有仲裁器130、135、140、145为不活动的。在IDLE模式中，停用CPU Q-clk，同时外围P-clk保持活动。因此，根据一实施例，CPU 110在处于IDLE模式时不能作出任何仲裁器总线请求。由于所有外围总线主控器(包括ICD宏)使用P-clk操作，因此RAM及SFR总线仲裁器130、135、140、145两者针对处于IDLE模式的这些总线主控器继续像往常那样操作。
根据一实施例，在另一低电力DOZE模式中，CPU Q-clk以外围P-clk的(可编程)二进制分数运行。如上所述，所有外围总线主控器使用P-clk来运行。因此，CPU 110必须推迟所有仲裁器总线请求，直到每一Q-clk循环的最后一个(P-clk)循环为止。未能这样做将导致CPU 110独占总线仲裁器，将所有较低优先级总线主控器阻挡达需要总线存取的每一CPU循环的持续时间。
虽然已参照本发明的实例性实施例来描绘、描述及界定本发明的各实施例，但此类参考并不意味着限制本发明，且不应推断出存在此限制。所揭示的标的物能够在形式及功能上具有大量修改、替代及等效形式，所属领域的技术人员根据本发明将会联想到这些修改、替代及等效形式并受益于本发明。所描绘及所描述的本发明实施例仅作为实例，而并非是对本发明的范围的穷尽性说明。

Claims (20)

1.一种数字处理器，其包含：
在默认模式中具有最高优先级的默认总线主控器；
具有相关联优先级的多个次级总线主控器，其中所述多个次级总线主控器彼此具有预定优先级关系；及
数据空间仲裁器，其中所述数据空间仲裁器可编程以在非默认模式中将所述次级总线主控器中的任一者的优先级升高为具有高于所述默认总线主控器的所述优先级的优先级，同时仅与也已将其所述优先级等级升高为高于所述默认总线主控器的所述优先级的那些次级总线主控器维持所述预定优先级关系。
2.根据权利要求1所述的数字处理器，其中所述数据空间仲裁器准予对数据存储器的存取，且其中所述数据存储器包含随机存取存储器、双端口存储器及特殊功能寄存器中的至少一者。
3.根据权利要求1所述的数字处理器，其进一步包含具有优先级超驰位的总线主控器优先级寄存器，所述次级总线主控器中的至少一者被指派到所述优先级超驰位中的一者，其中所述总线主控器优先级寄存器以可编程方式指定所述多个次级总线主控器中的哪些次级总线主控器具有高于或低于所述默认总线主控器优先级的优先级。
4.根据权利要求3所述的数字处理器，其中设定优先级超驰位致使将相关联次级总线主控器的优先级等级升高为高于所述默认总线主控器的所述优先级等级。
5.根据权利要求1所述的数字处理器，其中所述数据空间仲裁器包含用于读取及写入存取的单独仲裁器单元。
6.根据权利要求1所述的数字处理器，其中所述数据空间仲裁器包含用于存储器及特殊功能寄存器存取的单独仲裁器单元。
7.根据权利要求5所述的数字处理器，其中所述数据空间仲裁器包含用于存储器及特殊功能寄存器存取的单独仲裁器单元。
8.根据权利要求2所述的数字处理器，其进一步包含耦合于所述数据空间仲裁器与所述数据存储器之间的地址解码器。
9.根据权利要求1所述的数字处理器，其进一步包含耦合于所述数据空间仲裁器与所述默认总线主控器或次级总线主控器之间的粗略地址解码器。
10.根据权利要求2所述的数字处理器，其中所述数字处理器为数字信号处理器，且所述随机存取存储器分裂成X存储器与Y存储器。
11.根据权利要求1所述的数字处理器，其中所述默认总线主控器为中央处理单元CPU。
12.一种用于在数字处理器中仲裁数据空间存取的方法，其包含：
给一默认总线主控器及多个次级总线主控器指派优先级，其中所述默认总线主控器在默认模式中具有最高优先级，且其中所述多个次级总线主控器彼此具有预定优先级关系；及
对数据空间仲裁器进行编程以在非默认模式中将所述次级总线主控器中的任一者的优先级升高为具有高于所述默认总线主控器的所述优先级的优先级，同时仅与也已将其所述优先级等级升高为高于所述默认总线主控器的所述优先级的那些次级总线主控器维持所述预定优先级关系。
13.根据权利要求12所述的方法，其进一步包含：当所述默认总线主控器能存取数据空间时请求由次级总线主控器对所述数据空间的存取，且在所述次级总线主控器的所述优先级高于所述默认总线主控器的所述优先级的情况下，准予对所述数据空间的存取，否则使所述次级总线主控器停转。
14.根据权利要求12所述的方法，其中所述数据空间为数据存储器，所述数据存储器包含随机存取存储器、双端口存储器及特殊功能寄存器中的至少一者。
15.根据权利要求12所述的方法，其中所述对数据空间仲裁器进行编程以升高所述次级总线主控器的优先级的步骤包含设定总线主控器优先级寄存器中的位的步骤。
16.根据权利要求15所述的方法，其中所述次级总线主控器中的至少一者在所述总线主控器优先级寄存器中具有相关联位。
17.根据权利要求12所述的方法，其中所述数据空间仲裁器包含用于读取及写入存取的单独仲裁器单元。
18.根据权利要求12所述的方法，其中所述数据空间仲裁器包含用于存储器及特殊功能寄存器存取的单独仲裁器单元。
19.根据权利要求17所述的方法，其中所述数据空间仲裁器包含用于存储器及特殊功能寄存器存取的单独仲裁器单元。
20.一种用于在数字处理器中仲裁数据空间存取的方法，其包含：
在默认模式中给中央处理单元CPU指派最高优先级且给多个非CPU总线主控器指派其它优先级，其中所述多个非CPU总线主控器彼此具有预定固定优先级关系；
通过设定总线主控器优先级寄存器中的位来对数据空间仲裁器进行编程以将所述非CPU总线主控器中的一者的优先级升高为具有高于所述CPU的所述优先级的优先级，同时仅与也已将其所述优先级等级升高为高于所述CPU的所述优先级的那些非CPU总线主控器维持所述预定优先级关系；及
当所述CPU能存取数据空间时请求由总线主控器对所述数据空间的存取，且在所述总线主控器的所述优先级高于所述CPU的所述优先级的情况下，准予对所述数据空间的存取，否则使所述总线主控器停转，其中所述数据空间为数据存储器，所述数据存储器包含随机存取存储器、双端口存储器、特殊功能寄存器中的至少一者。
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