JPH04373057A - マルチプロセッサシステム - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は複数のプロセッサ間のデ
―タのやりとりを共有メモリを介して行なう方式に係り
、特に共有メモリに対する各プロセッサの要求の衝突頻
度を小さくして高速に処理することを可能にしたマルチ
プロセッサシステムに関する。

【０００２】

【従来の技術】一つのプロセッサ（以下ＣＰＵと呼ぶ）
ではシステム全体の必要処理時間に処理速度が間に合わ
ない時、複数のプロセッサを用いて全体の処理速度を上
げる方法が採られている。

【０００３】このようなマルチプロセッサ方式として、
各ＣＰＵ間のデ―タのやりとりに共有メモリを用いる密
結合形マルチプロセッサ方式（特公昭５２−４１１６６
号）が本発明者によって提案されている。

【０００４】図３は上記特許公報で説明されている方式
であって、ＣＰＵ１Ａ，１Ｂ，…１Ｎは複数個のＣＰＵ
である。ＲＯＭ２Ａ，２Ｂ，…２Ｎは各ＣＰＵの動作シ
―ケンスを決める処理プログラムが格納された各ＣＰＵ
専用のリ―ド・オンリ・メモリ（以下ＲＯＭと呼ぶ）で
ある。

【０００５】ＲＡＭ３Ａ，３Ｂ，…３Ｎは各ＣＰＵ専用
のデ―タ領域のデ―タを保持する読出し／書込み可能な
ランダム・アクセス・メモリ（以下ＲＡＭと呼ぶ）であ
る。ＲＡＭ−Ｘ１３はＣＰＵＡ，１Ｂ，…１Ｎが共にア
クセスできる読出し／書込み可能な共有ランダム・アク
セス・メモリである。ＴＲＮ４Ａ，４Ｂ，…４Ｎは各Ｃ
ＰＵとＲＡＭ−Ｘ１３間のデ―タ伝送路をオン／オフす
るバス・トランシ―バである。

【０００６】バス・ア―ビタ（以下ＡＲＢと呼ぶ）１４
はＣＰＵ１Ａ，１Ｂ，…１Ｎのロ―カルバス５Ａ，５Ｂ
，…５Ｎの各バス信号によりＲＡＭ−Ｘ１３へのアクセ
ス状態を監視し、ＴＲＮ４Ａ，４Ｂ，…４Ｎへ各エネブ
ル信号ＥＮＢａ，ＥＮＢｂ，…ＥＮＢｎを出力する。

【０００７】また、ＲＡＭ−Ｘ１３へのアクセスが競合
したとき、ＣＰＵＡ，１Ｂ，…１Ｎへ各々ウエイト信号
ＷＡＩＴａ，ＷＡＩＴｂ，…ＷＡＩＴｎを出力し、ＣＰ
Ｕの処理サイクルを待状態にする。

【０００８】なお、ロ―カル・バス５Ａ，５Ｂ，…５Ｎ
およびＲＡＭ−Ｘ１３用のバス（ＢＵＳ−Ｘ）２４には
、デ―タ・バス，アドレス・バス及びＣＰＵからのメモ
リ・リ―ド・コマンド信号（以下ＭＲＤＣ信号と呼ぶ）
、メモリ・ライト・コマンド信号（以下ＭＷＴＣ信号と
呼ぶ）の各信号線が含まれている。

【０００９】上記従来のマルチプロセッサ方式において
、各ＣＰＵが各自、専用のＲＯＭ，ＲＡＭ領域をアクセ
スしているとき、各ＣＰＵは他のＣＰＵによってその処
理サイクルが待たされることがなく、各々独立に処理で
きるので各ＣＰＵの処理速度はＣＰＵが１個の時と同じ
通常の処理速度が得られる。

【００１０】また、任意のＣＰＵ，例えばＣＰＵ１Ｂが
他のＣＰＵとデ―タのやりとりが必要な時、ＣＰＵ１Ｂ
はＲＡＭ−Ｘ１３をアクセスするが、この時、他のＣＰ
Ｕのいずれもが、ＲＡＭ−Ｘ１３をアクセスしていない
場合、ＡＲＢ１４はロ―カル・バス５Ａ，５Ｂ，…５Ｎ
中のアドレス・バス情報から現在ＲＡＭ−Ｘ１３をアク
セスしようとする要求がただ１個のＣＰＵだけであるこ
とを検知し、ＣＰＵ１Ｂがウエイト状態に入ることなく
、ＲＡＭ−Ｘ１３を直ちにアクセスすることを承認し、
エネブル信号ＥＮＢｂを“１”にして、バス・トランシ
―バＴＲＮ４Ｂをアクテイブにする。

【００１１】ＣＰＵ１ＢがＲＡＭ−Ｘ１３をアクセスし
ているとき、他のＣＰＵがＲＡＭ−Ｘ１３をアクセスし
ようとすると、ＡＲＢ１４は該ＣＰＵのウエイト信号を
“１”にセットしてＣＰＵ１ＢのＲＡＭ−Ｘアクセス処
理サイクルが終了するまで待機状態にさせ、衝突を防い
でいる。

【００１２】このように２個以上のＣＰＵが、同時にＲ
ＡＭ−Ｘ１３をアクセスし、競合が発生したとき、ＡＲ
Ｂ１４は競合する要求信号のうちからある優先順位でた
だ１つの要求信号を選択して１つのＣＰＵにＲＡＭ−Ｘ
１３のアクセスを許可する。

【００１３】

【発明が解決しようとする課題】上述した従来のマルチ
プロセッサ方式では、共有メモリＲＡＭ−Ｘ１３は同一
時刻にはただ１つのＣＰＵだけにしかサ―ビスができな
い。同時にＲＡＭ−Ｘ１３をアクセスしようとする他の
ＣＰＵはこの間待状態にさせられて全体の処理速度が遅
くなる欠点がある。特に共有メモリをアクセスするＣＰ
Ｕが極端に多いシステムや各ＣＰＵが共有メモリをアク
セスする頻度が極端に多い応用分野では全体の処理速度
を速くする効果が低減する。そして、共有メモリへのア
セス頻度が増し、常に、いずれかのＣＰＵの共有メモリ
へのアクセス要求が待たされるような状態では、図３の
マルチプロセッサシステムではいかに多数のＣＰＵを使
用してもシステム全体の処理速度の向上には限界があり
、期待した効果は得られなくなる。

【００１４】また、上記の問題を解決しようとして、共
有メモリＲＡＭ−Ｘ１３をｎ個のメモリ・バンクに分割
し、各バンクを個々に各ＣＰＵよりアクセスできるｎ個
の共通メモリ・バスＢＵＳ−Ｘを設け、また、ｎ個のメ
モリ・ア―ビタＡＲＢを設けて、一つのＣＰＵがある共
有メモリ・バンクをアクセス中でも、他のＣＰＵはその
共有メモリ・バンク以外の共有メモリ・バンクをアクセ
ス可能にすれば、システムの共有メモリ空間とＣＰＵ群
のデ―タ伝送容量はｎ倍となり、各プロセッサの共有メ
モリアクセス要求の競合衝突の確率頻度を従来の共有メ
モリ・バンクが１個のシステムに比し、十分小さくでき
る。しかしこの方式は、デ―タ伝送路が膨大になる欠点
がある。

【００１５】本発明は、上記の問題に鑑みてなされたも
ので、その目的は、共有メモリをアクセスするＣＰＵの
数が多くても、あるいは各ＣＰＵが共有メモリをアクセ
スする頻度が多い場合でも、デ―タ伝送路を増やすこと
なく、各プロセッサの共有メモリアクセス要求の競合衝
突の確率頻度を従来の方式に比し非常に小さくすること
ができ、これによって各プロセッサが共有メモリアクセ
スを待ち合わせる確率が小さくなり、処理速度を向上さ
せることを可能にした、経済的なマルチプロセッサシス
テムを提供することにある。

【００１６】

【課題を解決するための手段】上記目的を達成するため
、本発明は、プロセッサ（以下ＣＰＵ）を備えた複数の
モジュ―ルがシステム・バスを介してデ―タを共有する
装置において、該モジュ―ル内に、該ＣＰＵ及びシステ
ム・バスを介して外部からアクセス可能なデュアルポ―
トの共有メモリと、該共有メモリに対するアクセスが競
合したとき調停を行なうメモリ・ア―ビタを設け、共有
メモリをモジュ―ル毎のバンクに分割すると共に各モジ
ュ―ルのＣＰＵが他のモジュ―ルの共有メモリにアクセ
ス可能にしたマルチプロセッサシステムである。

【００１７】

【作用】任意のモジュ―ルのＣＰＵが任意の共有メモリ
をアクセスするとき、メモリ・ア―ビタにより次の２つ
の条件の確認が行なわれる。 （条件１）任意のＣＰＵが自モジュ―ル内の共有メモリ
をアクセスするには該共有メモリが他からアクセスされ
ていないこと。 （条件２）

【００１８】任意のＣＰＵが他モジュ―ル内の共有メモ
リをアクセスするには該共有メモリが他からアクセスさ
れていないこと、及びシステム・バスが使用されていな
いこと。

【００１９】上記条件の確認を行なうため、システム・
バスには各モジュ―ルの共有メモリが現在使用中か否か
を示す複数本の信号線と、システム・バスが使用中か否
かを示す１本の信号線を含み、各モジュ―ルのメモリ・
ア―ビタはすべての共有メモリのアクセス状態を監視し
ている。

【００２０】今、あるＣＰＵが自モジュ―ル内の共有メ
モリをアクセスする場合、自モジュ―ルのメモリ・ア―
ビタが前記条件１の確認を行ない、該条件１が成立した
とき、直ちにシステム・バスの該当制御信号を該共有メ
モリが使用中の状態にし、該共有メモリのアクセス権を
獲得したことを他のモジュ―ルに通知した後、該共有メ
モリに対してアクセスを実行する。そしてアクセスが完
了した後、システム・バスの該当制御信号を該共有メモ
リが不使用の状態にする。

【００２１】また、ＣＰＵが自モジュ―ル内の共有メモ
リをアクセスしようとした時、該共有メモリが既に他の
モジュ―ルのＣＰＵにより使用中の状態になっていると
きは、メモリ・ア―ビタは条件１の不成立を確認し該共
有メモリが不使用の状態になる迄該ＣＰＵを待状態とす
る。

【００２２】また、あるＣＰＵが、他のモジュ―ルの共
有メモリをアクセスする場合、自モジュ―ルのメモリ・
ア―ビタが前記条件２を確認したとき、システム・バス
の該当制御信号を該共有メモリ使用中の状態にすると共
にシステム・バス使用中の状態にし、自モジュ―ルが該
共有メモリと、システム・バスの使用権を獲得したこと
をシステム全体に通知した後、該共有メモリに対してア
クセスを実行する。そしてアクセスが完了した後、シス
テム・バスの該当制御信号を該共有メモリが不使用、シ
ステム・バスも不使用の状態にし、該共有メモリとシス
テム・バスを解放したことを全システムに通知する。

【００２３】またＣＰＵが、他のモジュ―ルの共有メモ
リをアクセスしようとした時、自モジュ―ルのメモリ・
ア―ビタが前記条件２の不成立を確認したときは該条件
２が成立する迄該ＣＰＵを待状態とする。

【００２４】

【実施例】以下、図１，図２に示す本発明の実施例につ
いて説明する。図１は、実施例の全体の構成を示すブロ
ック図、図２は上記実施例の構成要素の１つであるメモ
リ・ア―ビタの詳細な回路構成である。

【００２５】図１において、まずモジュ―ル２５内の構
成を説明するにプロセッサ（中央処理装置）ＣＰＵ３１
Ａはロ―カル・バス５５Ａに結合して居り、該バス５５
Ａには、ＣＰＵ３１Ａからのデ―タ・バスと、アドレス
・バスと、メモリ・リ―ド・ライト信号とが含まれてい
る。該バス５５Ａは、ＣＰＵ３１Ａに専用のリ―ド・オ
ンリ・メモリ（ＲＡＭ）３２Ａと、ランダム・アクセス
・メモリ（ＲＡＭ）３３Ａと、バス・トランシ―バ（Ｔ
Ｒ１）３５Ａの第１のバス端子と、トランシ―バ（ＴＲ
３）３７Ａの第１のバス端子と、メモリ・ア―ビタ（Ａ
ＲＢ）３８Ａとに結合している。（ＴＲ１）３５Ａの第
２のバス端子はデュアルポ―トの共有メモリ（Ｍ）３４
Ａの第１のポ―トに接続している。（ＴＲ３）３７Ａの
第２のバス端子はモジュ―ル外のシステム・バス中のメ
モリ・バス（ＢＵＳ−Ｍ）２８に結合している。また、
（ＢＵＳ−Ｍ）２８は、トランシ―バ（ＴＲ２）３６Ａ
の第１のバス端子に接続している。（ＴＲ２）３６Ａの
第２のバス端子は（Ｍ）３４Ａの第２のポ―トに接続し
ている。なお（ＢＵＳ−Ｍ）２８には、デ―タ・バス、
アドレス・バス、メモリ・リ―ド・ライト信号（ＭＲＤ
Ｃ，ＭＷＴＣの信号線）が含まれている。

【００２６】ＡＲＢ３８ＡはＣＰＵ３１Ａへウエイト信
号ＷＡＩＴを、（ＴＲ１）３５Ａへエネブル信号ＥＮ１
を、（ＴＲ２）３６Ａへエネブル信号ＥＮ２を、（ＴＲ
３）３７Ａへエネブル信号ＥＮ３を出力する。ＡＲＢ３
８Ａは、また、モジュ―ル外のバス優先順位決定回路（
ＰＲＩ）３０へシステム・バス使用要求信号ＲＥＱａを
出力し、該ＰＲＩ３０よりシステム・バス使用許可信号
ＰＲＮａを受け取る。また、ＡＲＢ３８Ａはモジュ―ル
外のシステム・バス中のコントロ―ル・バス（ＢＵＳ−
Ｃ）２９に結合している。該ＢＵＳ−Ｃ２９には図２に
示すように、各モジュ―ルの共有メモリが、ビジ―であ
るかないかをシステム全体に通知するＭａＢＳＹ信号，
ＭｂＢＳＹ信号，ＭｎＢＳＹ信号、システム・バスが、
ビジ―であることを通知するＢＵＳＢＳＹ信号、システ
ム・バスを使用要求する各モジュ―ルのタイミングを合
わすためのシステム全体に共通なバスクロックＢＣＬＫ
の各制御信号が含まれている。

【００２７】上記のモジュ―ル２５と全く同一構成のモ
ジュ―ル２６，２７をシステム・バス（ＢＵＳ−Ｍ２８
，ＢＵＳ−Ｃ２９）及びＰＲＩ３０に同様な様式で接続
する構成とする。

【００２８】以上のモジュ―ル２５，２６，２７は各々
一枚のプリント板のボ―ド・モジュ―ルに組立てられ、
全システム共通のシステム・バス（ＢＵＳ−Ｍ２８，Ｂ
ＵＳ−Ｃ２９）に接続した複数個のボ―ド・モジュ―ル
結合用バス・コネクタを持つバック・プレ―ン上のスロ
ットに収容される。ボ―ド・モジュ―ルは全べて同一構
成なので、何個でもモジュ―ルを追加，削除しても良く
、何等配線変更等することなくフレキシビリティに富ん
だシステムを構築することができる。次に、前記メモリ
・ア―ビタ（ＡＲＢ）３８Ａの内部構成を、図２を用い
て細述する。

【００２９】図２において、符号７６，７７，７８，７
９はＪ−Ｋフリップ・フロップ（ＦＦ）であって、Ｍａ
ＡＣＣ７６は自モジュ―ル内の共有メモリＭ３４ＡをＣ
ＰＵ３１Ａがアクセス中であることを示すＦＦ、ＭｂＡ
ＣＣ７８は他モジュ―ル２６の共有メモリＭ３４ＢをＣ
ＰＵ３１Ａがアクセス中であることを示すＦＦ、ＭｎＡ
ＣＣ７９は他モジュ―ル２７内の共有メモリＭ３４Ｎを
ＣＰＵ３１Ａがアクセス中であることを示すＦＦ、ＢＵ
ＳＡＣＣ７７はＣＰＵ３１Ａが現在システム・バスを使
用中のことを示すＦＦである。ＭａＡＣＣ７６の出力は
エネブル信号ＥＮ１となる。また該出力は３−ステ―ト
出力ゲ―ト８０を通って、ＢＵＳ−Ｃ２９の中のＭａＢ
ＳＹ信号となる。尚、３−ステ―ト出力ゲ―ト８０はＭ
ａＡＣＣ７６の出力が“１”のときだけ低インピ―ダン
ス状態になる。

【００３０】ＢＵＳＡＣＣ７７の出力はエネブル信号Ｅ
Ｎ３となる。また、ＢＵＳＡＣＣ７７，ＭｂＡＣＣ７８
，ＭｎＡＣＣ７９の各出力は各々３−ステ―ト出力ゲ―
ト８１，８２，８３を通って各々ＢＵＳＢＳＹ信号、Ｍ
ｂＢＳＹ信号、ＭｎＢＳＹ信号となる。尚、３−ステ―
ト出力ゲ―ト８１，８２，８３はＢＵＳＡＣＣ７７の出
力が“１”のときだけ低インピ―ダンス状態になる。 またＭａＢＳＹ信号とＢＵＳＢＳＹ信号とが２入力ＡＮ
Ｄ回路８６に入り、該回路の出力はエネブル信号ＥＮ２
となる。次にアドレス・デコ―ダ９９はロ―カル・バス
ＢＵＳ５５Ａのアドレス情報を入力し、Ｍ３４Ａのアド
レス空間領域を示すＭａＡＤＲ信号、Ｍ３４Ｂのアドレ
ス空間領域を示すＭｂＡＤＲ信号、Ｍ３４Ｎのアドレス
空間領域を示すＭｎＡＤＲ信号を作る。また、２入力Ｏ
Ｒ回路９０はＢＵＳ５５Ａ中のメモリ・リ―ド・コマン
ドＭＲＤＣ信号とメモリ・ライト・コマンドＭＷＴＣ信
号とを入力し、その出力より、ＭＲＷＣ信号を作る。ま
た、その反転信号ＭＲＷＣ信号をインバ―タ回路９１よ
り作る。４入力ＡＮＤ回路９２は、ＭＲＷＣ信号と、Ｍ
ｂＢＳＹ信号をインバ―タ回路８８で反転した信号と、
ＢＵＳＢＳＹ信号をインバ―タ回路８７で反転した信号
と、ＭｂＡＤＲ信号とを入力し、その出力を２入力ＯＲ
回路９４の一方の入力へ入れる。また４入力ＡＮＤ回路
９３はＭＲＷＣ信号と、ＭｎＢＳＹ信号をインバ―タ８
９で反転した信号と、インバ―タ回路８７の出力と、Ｍ
ｎＡＤＲ信号とを入力し、その出力を２入力ＯＲ回路９
４の他方の入力へ入れる。該ＯＲ回路９４の出力はシス
テム・バス使用要求信号ＲＥＱａとなる。また３入力Ａ
ＮＤ回路９５はＭＲＷＣ信号と、ＭａＡＣＣ７６の反転
出力と、ＭａＡＤＲ信号とを入力し、その出力を２入力
ＯＲ回路９７の一方の入力へ入れる。また３入力ＡＮＤ
回路９６はＭＲＷＣ信号と、ＢＵＳＡＣＣ７７の反転出
力と、２入力ＯＲ回路９８の出力を入力とし、その出力
を前記２入力ＯＲ回路９７の他方の入力に入れる。前記
ＯＲ回路９８には各々ＭｂＡＤＲ信号と、ＭｎＡＤＲ信
号が入力される。前記ＯＲ回路９７の出力はウエイト信
号ＷＡＩＴａとなる。

【００３１】前記システム・コントロ―ル・バス（ＢＵ
Ｓ−Ｃ）２９中のバスクロックＢＣＬＫがＢＵＳＡＣＣ
７７、ＭｂＡＣＣ７８、ＭｎＡＣＣ７９の各ＦＦのクロ
ック端子に、また該クロックの反転がインバ―タ回路８
４で作られ、ＭａＡＣＣ７６のクロック端子に接続され
ている。ＭａＡＣＣ７６，ＢＵＳＡＣＣ７７，ＭｂＡＣ
Ｃ７８，ＭｎＡＣＣ７９のＫ入力へは各々インバ―タ９
１の出力信号が接続され、ＭａＡＣＣ７６の３入力ＡＮ
Ｄ−Ｊ入力の各々にはＭａＢＳＹ信号をインバ―タ回路
５８で反転した信号と、ＭＲＷＣ信号と、ＭａＡＤＲ信
号が接続される。また、ＢＵＳＡＣＣ７７のＪ入力には
システム・バス使用許可信号ＰＲＮａが接続され、Ｍｂ
ＡＣＣ７８の２入力ＡＮＤ−Ｊ入力の各々には上記許可
信号ＰＲＮａとＭｂＡＤＲ信号が接続され、ＭｎＡＣＣ
７９の２入力ＡＮＤ−Ｊ入力の各々には上記許可信号Ｐ
ＲＮａとＭｎＡＤＲ信号が接続される構成としている。 上記のように構成された本実施例の作用について、まず
、モジュ―ル２５の動作を説明する。

【００３２】ＣＰＵ３１Ａがメモリをアクセスする時は
そのウエイト信号ＷＡＩＴの如何にかかわらず、そのロ
―カル・バス５５Ａのアドレス・バスと、ＭＲＤＣ信号
かＭＷＴＣ信号かのいずれかをアクティブにする。また
このときメモリ書込みのＭＷＴＣ信号かアクティブの時
はロ―カル・バス５５Ａのデ―タ・バスをアクティブに
する。そして一定時間後に信号ＷＡＩＴが“０”のとき
はＣＰＵ３１Ａは、そのＭＲＤＣ信号、ＭＷＴＣ信号の
いずれもを“０”にして、メモリ・アクセス・サイクル
を完了する。もし、この一定時間後にＷＡＩＴが“１”
のときはＣＰＵ３１Ａはメモリ・サイクルを延期し、Ｗ
ＡＩＴが“０”になるとメモリ・サイクルを完了する。

【００３３】さて、ＣＰＵ３１ＡがＲＯＭ３２Ａ、ある
いはＲＡＭ３３Ａをアクセスすると、そのアドレスはア
ドレス・デコ―ダ９９の出力信号ＭａＡＤＲ、ＭｂＡＤ
Ｒ、ＭｎＡＤＲの全べてを“０”にするからウエイト信
号ＷＡＩＴは“０”となり、ＣＰＵ３１Ａは待たされる
ことなくそのメモリ・サイクルを完了する。

【００３４】次にＣＰＵ３１Ａが、モジュ―ル内の共有
メモリ（Ｍ）３４Ａをアクセスすると、ＭＲＷＣ信号が
“１”になり、アドレス・デコ―ダ９９の出力ＭａＡＤ
Ｒ信号が“１”になる。この時他のモジュ―ルのＣＰＵ
より該共有メモリ（Ｍ）３４Ａが不使用状態の時はシス
テム・コントロ―ル・バス中のＭａＢＳＹ信号に結合し
ている他モジュ―ルの３−ステ―ト出力は全べて高イン
ピ―ダンス（ＯＦＦ）状態であるのでＭａＢＳＹ信号は
“０”となる。（なお、本実施例では、信号ＭａＢＳＹ
，ＢＵＳＢＳＹ，ＭｂＢＳＹ，ＭｎＢＳＹがＯＦＦ状態
のときはすべて“０”レベルになるものとする。）従っ
て、ＭａＡＣＣ７６の３入力ＡＮＤ−Ｊ入力が全て“１
”となり、バスクロックＢＣＬＫの立下りでＭａＡＣＣ
７６がセットする。（ＦＦ７６，７７，７８，７９は全
べてクロック入力の立上りでトリガ―される。）ＭａＡ
ＣＣ７６の出力信号ＥＮ１が“１”となり、バス・トラ
ンシ―バ（ＴＲ１）３５Ａをエネブルとし、ＣＰＵ３１
Ａが共有メモリ（Ｍ）３４Ａをアクセスするバスが確率
する。同時に３−ステ―トゲ―ト８０により、ＭａＢＳ
Ｙ信号が“１”となり、システム全体に共有メモリ（Ｍ
）３４Ａがビジ―であることを通知する。ＭａＡＣＣ７
６がセットすると、ＡＮＤ回路９５の出力は“０”とな
り、ウエイト信号ＷＡＩＴは“０”となる。かくして、
ＣＰＵ３１Ａはウエイトすることなくそのメモリ・サイ
クルを終了する。この時、ＭＲＷＣ信号は“０”となり
、ＭａＡＣＣ７６はリセットし、ＭａＢＳＹ信号を“０
”にし、全システムに共有メモリ（Ｍ）３４Ａが不使用
状態になったことを通知する。

【００３５】次にＣＰＵ３１Ａが同様に共有メモリ（Ｍ
）３４Ａをアクセスしようとしたとき、既に該Ｍ３４Ａ
が他モジュ―ルのＣＰＵでアクセスされていて、ＭａＢ
ＳＹ信号が“１”のときは、ＭａＡＣＣ７６の３入力Ａ
ＮＤ−Ｊ入力条件が成立せず、ＭａＡＣＣ７６はリセッ
ト状態を維持する。かくして３入力ＡＮＤ回路９５の出
力が“１”になり、信号ＷＡＩＴが“１”となり、ＣＰ
Ｕ３１Ａはウエイト状態になる。

【００３６】そして、前記ＭａＢＳＹ信号が“０”にな
ると初めてＭａＡＣＣ７６がセットし、ＷＡＩＴが“０
”となり、以後、前述と同様の経過を辿りＭ３４Ａにア
クセスを行なう。

【００３７】次にＣＰＵ３１Ａが他のモジュ―ル、例え
ばモジュ―ル２７の共有メモリ（Ｍ）３４Ｎをアクセス
するときは、ＭＲＷＣ信号が“１”になり、アドレス・
デコ―ダ９９の出力、ＭｎＡＤＲ信号が“１”になる。 この時、該Ｍ３４Ｎが現在不使用状態であり（ＭｎＢＳ
Ｙ信号が“０”）、且また、システム・バスも不使用状
態（ＢＵＳＢＳＹ信号が“０”）のとき、４入力ＡＮＤ
回路９３のＡＮＤ条件が全べて成立し、該回路９３の出
力は“１”になり、システム・バス使用要求信号ＲＥＱ
ａが“１”になる。該信号ＲＥＱａを受けとったバス優
先順位決定回路（ＰＲＩ）３０は他のモジュ―ルから、
同時にシステム・バスを使用要求する“１”レベルの要
求信号ＲＥＱｂ、ＲＥＱｎの中選らばれたある優先順位
決定方法で一つだけのモジュ―ルに対し、システム・バ
ス使用許可信号を出す。もしこの時、モジュ―ル２５が
使用許可信号ＰＲＮａを受けたとき、ＢＵＳＡＣＣ７７
、ＭｎＡＣＣ７９はバスクロック（ＢＣＬＫ）の立上り
でセットされる。ＢＵＳＡＣＣ７７の出力ＥＮ３が“１
”となり、バス・トランシ―バ（ＴＲ３）３７Ａをエネ
ブルとし、ＣＰＵ３１Ａが共有メモリ（Ｍ）３４Ｎをア
クセスするバスが確立する。同時にシステム・コントロ
―ル・バス中のＢＵＳＢＳＹ信号、ＭｎＢＳＹ信号を“
１”にする。かくして以後、他のＣＰＵがシステム・バ
スを使用することと、共有メモリ（Ｍ）３４Ｎをアクセ
スすることを禁止通知する。ＢＵＳＡＣＣ７７がセット
すると、３入力ＡＮＤ回路９６の出力は“０”となり、
ＷＡＩＴは“０”となる。ＣＰＵ３１Ａはウエイトする
ことなく、共有メモリ（Ｍ）３４Ｎのメモリ・アクセス
・サイクルを終了する。この時、ＭＲＷＣ信号が“０”
となり、ＢＵＳＡＣＣ７６とＭｎＡＣＣ７９はリセット
し、ＢＵＳＢＳＹ信号とＭｎＢＳＹ信号を“０”にし、
システム・バスと共有メモリ（Ｍ）３４Ｎが解放された
ことを全システムに通知する。

【００３８】また、ＣＰＵ３１Ａが共有メモリ（Ｍ）３
４Ｎをアクセスする前記過程において、システム・バス
使用要求信号ＲＥＱａを“１”にして、バス優先順位決
定回路（ＰＲＩ）３０に出力した時、該回路３０よりバ
ス使用許可信号ＰＲＮａを受けることができなかった場
合（他のモジュ―ルが使用許可信号を受けてシステム・
バス使用権を得た場合）、ＢＵＳＡＣＣ７７はリセット
したままとなり、２入力ＯＲ回路９８の出力は“１”と
なっているため、３入力ＡＮＤ回路９６の出力が“１”
になってウエイト信号ＷＡＩＴが“１”となり、ＣＰＵ
３１Ａはウエイト状態に入る。そして、再度ＢＵＳＢＳ
Ｙ信号，ＭｎＢＳＹ信号の両方が共に“０”になった時
、バス使用要求信号ＲＥＱａを“１”にして、ＰＲＩ３
０からバス使用許可信号ＰＲＮａが“１”になる迄待つ
。

【００３９】また、ＣＰＵ３１Ａが共有メモリ（Ｍ）３
４Ｎをアクセスしようとしたとき、該共有メモリ（Ｍ）
３４Ｎが使用中（ＭｎＢＳＹ信号が“１”）、またはシ
ステム・バスが使用中（ＢＵＳＢＳＹ信号が“１”）の
とき、４入力ＡＮＤ回路９３のＡＮＤ条件が成立せず、
バス使用要求信号ＲＥＱａが“１”になれない。このた
め、バス使用許可信号ＰＲＮａは“１”にならずＢＵＳ
ＡＣＣ７７はリセットしたままとなり、３入力ＡＮＤ回
路９６の出力は“１”に、ウエイト信号ＷＡＩＴが“１
”となり、ＣＰＵ３１Ａはウエイト状態に入る。そして
、ＢＵＳＢＳＹ信号が“０”で、且つＭｎＢＳＹ信号が
“０”になったとき、バス使用要求信号ＲＥＱａを“１
”にして、ＰＲＩ３０より、バス使用許可信号ＰＲＮａ
が“１”になる迄待つ。

【００４０】一方、モジュ―ル２５以外のＣＰＵがモジ
ュ―ル２５内の共有メモリ（Ｍ）３４Ａをアクセスする
場合は、ＢＵＳＢＳＹ信号と、ＭａＢＳＹ信号が共に“
１”になる。このとき２入力ＡＮＤ回路８６の出力信号
ＥＮ２が“１”となり、バス・トランシ―バ（ＴＲ２）
３６Ａをエネブルとし、共有メモリ（Ｍ）３４Ａとシス
テム・メモリ・バス（ＢＵＳ−Ｍ）２８とのバス回線を
確立する。

【００４１】また、ＭａＡＣＣ７６がインバ―タ８４の
作用でバスクロックＢＣＬＫの立下りでトリガし、他の
ＦＦ７７，７８，７９が、ＢＣＬＫの立上りでトリガす
るようにトリガ―時点の位相を変えている理由は、他の
モジュ―ルが共有メモリ（Ｍ）３４Ａのアクセス権を得
て、ＢＣＬＫの立上りでＭａＢＳＹ信号を“１”にした
時、ＭａＢＳＹ７６が同時にセットするようなことが起
らないようにするため、ＭａＢＳＹ信号をそのＪ入力と
するＭａＢＳＹ７６はＢＣＬＫの立下りでトリガ―する
ようにして確実なインタ―ロックをとるようにしている
。

【００４２】

【発明の効果】本発明によれば、全共有メモリ空間は各
モジュ―ル毎のメモリ・バンクに分割されるので、各Ｃ
ＰＵにアクセスされる全共有メモリデ―タ空間の個々の
デ―タをいずれのメモリ・バンクに配置するか決めると
き、そのデ―タが最も頻繁にアクセスされるＣＰＵの属
するモジュ―ル内の共有メモリ・バンクに配置すれば効
果的に処理速度を向上させることが可能となる。

【００４３】すなわち、モジュ―ル内の共有メモリに配
置されたそのデ―タがこのモジュ―ル内のＣＰＵにアク
セスされる割合が大きい程、該ＣＰＵがシステム・バス
を経由せずに、該メモリ・バンクをアクセスしている最
中に他のＣＰＵは別のモジュ―ルの共有メモリ・バンク
をアクセスすることができるので、従来の全共有メモリ
・バンクが１個の方式に比し、処理速度を大幅に改善す
ることができる。

【００４４】また、ＣＰＵとメモリ・ア―ビタとメモリ
を全べて同一構成のモジュ―ルにし、この同一ボ―ド・
モジュ―ルを多数個システム・バスに収容してマルチ・
プロセッサ・システムを組立てることができ、モジュ―
ルの個数を増減させてもボ―ド・モジュ―ルとシステム
・バスに何等変更を加えることなく、システムの規模に
応じて柔軟に対応することが可能となる。

【００４５】また、ＣＰＵ群と共有メモリ空間の各メモ
リ・バンク間のデ―タ伝送路が一本の単純なシステムで
バスで構成されているので、経済的で、しかも処理速度
の向上したマルチプロセッサシステムを提供することが
できる。

【図面の簡単な説明】

【図１】本発明のマルチプロセッサシステムによる実施
例の構成図

【図２】上記実施例のメモリ・ア―ビタ（ＡＲＢ）の要
部詳細図

【図３】従来のマルチプロセッサシステムの構成図

【符号の説明】

２５〜２７…モジュ―ル　　　　　　　　２８…システ
ム・メモリ・バス ２９…システム・コントロ―ル・バス ３０…バス優先順位決定回路　　　　３１Ａ，Ｂ，Ｎ…
ＣＰＵ ３４Ａ，Ｂ，Ｎ…デュアル・ポ―トの共有メモリ３５Ａ
，Ｂ，Ｎ，３６Ａ，Ｂ，Ｎ，３７Ａ，Ｂ，Ｎ…バス・ト
ランシ―バ ３８Ａ，Ｂ，Ｎ…メモリ・ア―ビタ ７６〜７９…フリップ・フロップ ８０〜８３…３ステ―トバッファ ８４，８５，８７〜８９，９１…インバ―タ８６，９２
，９３，９５，９６…ＡＮＤ回路９０，９４，９７，９
８…ＯＲ回路 ９９…アドレスデコ―ダ

Claims (1)

【特許請求の範囲】
1. 【請求項１】　　プロセッサ（以下ＣＰＵ）を備えた複
   数のモジュ―ルがシステム・バスを介してデ―タを共有
   する装置において、該モジュ―ル内に、該ＣＰＵ及びシ
   ステム・バスを介して外部からアクセス可能なデュアル
   ポ―トの共有メモリと、該共有メモリに対するアクセス
   が競合したとき調停を行なうメモリ・ア―ビタを設け、
   共有メモリをモジュ―ル毎のバンクに分割すると共に各
   モジュ―ルのＣＰＵが他のモジュ―ルの共有メモリにア
   クセス可能にしたことを特徴とするマルチプロセッサシ
   ステム。