CN102437857A - 一种ira-ldpc码的构造方法及其编码器 - Google Patents

Abstract

本发明属于无线通信信道编码技术领域，具体涉及一种高性能IRA-LDPC码的代数构造方法和相应的低复杂度快速编码器。代数构造方法包括步骤：构造剩余类数对阵列的方法和表达式；设计剩余类数对的第一个参数的方法和表达式；设计剩余类数对的第二个参数的方法和表达式；计算奇偶校验矩阵中每个“1”元素所在位置的行坐标的方法和表达式。编码器包括：编码器总体结构模块和电路；编码使能信号生成模块和电路；可并行执行的校验位选择信号发生器子模块和电路；可并行执行的校验位计算与存储子模块和电路；编码数据输出模块和电路。

Description

一种IRA-LDPC码的构造方法及其编码器

技术领域

本发明属于无线通信信道编码技术领域，具体涉及一种高性能IRA-LDPC码的代数构造方法及相应的编码器结构。本发明可作为移动通信、固定无线通信、卫星通信和空间通信的长期演进(LTE)工业标准中物理层前向纠错码的最佳选择方案之一。

背景技术

信道纠错码技术主要用于解决传输可靠性问题，本发明所涉及的IRA-LDPC码是一种性能接近香农限，并能高速运行的信道纠错编码技术。

LDPC码本质上是一种线性分组码，它是由稀疏奇偶校验矩阵H来定义的，LDPC码的码字序列与H矩阵互为零空间，即

这个方程也称为校验方程，由此可知，对LDPC码的结构设计主要是对稀疏奇偶校验矩阵H的结构设计。LDPC码是利用置信传播(Belief Propagation)迭代解码算法进行解码的，BP解码算法是在H矩阵确定的Tanner图上传递置信信息来进行迭代计算的。初期，LDPC码没有特定的编码方法，通常情况下，特别是前期在性能仿真实验过程中，是将LDPC码的H矩阵经行列变换转换成生成矩阵，然后用生成矩阵进行编码。从H矩阵到生成矩阵的变换计算量大约为码长的平方，并且虽然H矩阵是一个稀疏矩阵(即矩阵中的元素大部分是‘0’，为‘1’的元素数量非常少)，但经过行列变换得到的生成矩阵却不一定是稀疏矩阵，因此利用生成矩阵编码效率极低。为了降低编码器的复杂度，在设计实用的LDPC码时，都是将H矩阵设计成有利于编码的形式，这样可以不通过生成矩阵，而是直接利用H矩阵进行编码。目前在工业标准中采纳的LDPC码有下列两种结构特征：一种是IRA-LDPC码；另一种是QC-LDPC码。它们都可以直接利用H矩阵进行编码，而不用求出对应的生成矩阵，并且可以做到编码算法为码长的线性复杂度。

2001年，Hui Jin在其博士论文《Analysis and design of turbo-like codes》中提出不规则重复积累(Irregular Repeat-Accumulate，)码，简称IRA码。他从理论上证明了在删余信道上，IRA码是迄今为止唯一的香农信道容量可达码类，而且在高斯白噪声(AWGN)信道上，IRA码也显示出逼近香农容量限的优良性能。IRA码的编码器可以看作由一个低密度生成(LDGM)矩阵和一个重复累加器级联而成，由编码器的结构可以写出对应的H矩阵。这个H矩阵的系统形式为H＝[H^d H^p]，其中H^p矩阵具有确定的双对角线结构：

表达式(1)的H^p矩阵对应于IRA码编码器中的重复累加器；而信息码位对应的H^d矩阵中‘1’元素的分布是不确定的，对应于IRA码编码器中的低密度生成矩阵。因此，设计实用IRA码的主要任务就是设计H^d矩阵的结构。IRA码可以看作LDPC码的一个子类，本发明中把由双对角线H^p矩阵构成的H矩阵所定义的IRA码，称为IRA-LDPC码。

在应用方面，2005年，欧洲卫星通信标准《Digital Video Broadcasting(DVB)；Second generation framing structure，channel coding and modulation systems forBroadcasting，Interactive Services，News Gathering and other broadbandsatellite applications》(简称DVB-S2标准)采纳了IRA-LDPC码作为前向纠错码的主要方案。标准中没有给出IRA-LDPC码的H^d矩阵结构，只给出了编码表和相应的编码算法，而且标准中没有介绍编码表是如何产生，因此构造编码器时必须消耗大量的ROM空间来存储编码表中的每一个数字。

发明内容

为克服DVB-S2标准中采纳的IRA-LDPC码需要大量ROM空间来存储编码表的缺点，本发明提供了一种IRA-LDPC码的构造方法，本发明解决了IRA-LDPC码H^d矩阵的存储空间问题，而且对应的编码器硬件复杂度更低，运行速度更快，仿真性能也略有优势，能更好的在无线通信的实际工程中得到应用。

本发明提供的一种IRA-LDPC码的构造方法，若所构造的IRA-LDPC码信息位长度为A、校验位长度为B，所构造的H^d矩阵的尺寸为B×A，所述H^d矩阵设定的约束条件为：(一)信息位长度A和校验位长度B存在大于1的公因数L；(二)H^d矩阵被分解为k个子矩阵

每个子矩阵的尺寸是B×L，其中k＝A/L；(三)H^d矩阵的行重量只有一种，用u表示；(四)H^d矩阵的列重量最多有k种，最少是两种，分别用v₀，v₁，...，v_k-1表示；(五)每个子矩阵

的第一列循环下移m位，得到第二列，作依次循环下移m位操作，得到整个H^d矩阵，其中m＝B/L，要求m+1是素数，这个操作等效于计算每个子矩阵

的第ρ列第ψ个“1”元素的行坐标

(六)H^d矩阵采用其紧凑形式的剩余类数对阵列

表示，剩余类数对阵列

的存储形式为阵列，其特征在于

和

结构形式如(I)和(I’)式：

$\tilde{R}=\left[\begin{array}{c}(r_{\mathrm{1,0}},q_{\mathrm{1,0}})(r_{\mathrm{2,0}},q_{\mathrm{2,0}})(r_{\mathrm{3,0}},q_{\mathrm{3,0}})\\ (r_{\mathrm{4,0}},q_{\mathrm{4,0}})(r_{\mathrm{5,0}},q_{\mathrm{5,0}})(r_{\mathrm{6,0}},q_{\mathrm{6,0}})\\ \·\·\·\\ (r_{m-v_{\max }+1,u-1},q_{m-v_{\max }+1,u-1})\·\·\·(r_{m-3,u-1},q_{m-3,u-1})(r_{m-2,u-1},q_{m-2,u-1})(r_{m-1,u-1},q_{m-1,u-1})(r_{m,u-1},q_{m,u-1})\end{array}\right]$

$=\left[\begin{array}{c}(g_0^1,q_{\mathrm{1,0}})(g_0^2,q_{\mathrm{2,0}})(g_0^3,q_{\mathrm{3,0}})\\ (g_0^4,q_{\mathrm{4,0}})(g_0^5,q_{\mathrm{5,0}})(g_0^6,q_{\mathrm{6,0}})\\ \·\·\·\\ (g_{u-1}^{m-v_{\max }+1},q_{m-v_{\max }+1,u-1})\·\·\·(g_{u-1}^{m-3},q_{m-3,u-1})(g_{u-1}^{m-2},q_{m-2,u-1})(g_{u-1}^{m-1},q_{m-1,u-1})(g_{u-1}^m,q_{m,u-1})\end{array}\right]---\left(I^{,}\right)$

表达式(I)中每一列剩余类数对的数量是不等的，由各个子矩阵的列重量v₀，v₁，...，v_k-1确定；表达式(I)中每一行剩余类数对的数量是相等的，均为行重量u；阵列

的尺寸为m×k，阵列

中剩余类数对的总数为

由于k＞u，所以阵列

是稀疏的，阵列

中每一个位置的元素为一个整数对(r_θ，δ q_θ，δ)，其中(r_θ，δ q_θ，δ)∈{Φ}∪{(r_ψ，γ q_ψ，γ)|ψ＝0，1，...，v_δ-1，γ＝0，1，...，u-1}表示阵列

中的一个元素，(r_ψ，γ q_ψ，γ)是剩余类数对，Φ是空集；表达式(I’)中的

是阵列

的存储结构；

构造剩余类数对阵列

需要设计剩余类数对中的第一个参数r_θ，γ＝r_ψ，γ，设计r_θ，γ＝r_ψ，γ的方法是：对于m＝B/L且满足m+1是素数，基于有限域GF(m+1)上的有限循环乘群至少有u个生成元g₀，g₁，...，g_u-1，利用u生成元的1，2，...，m次幂，生成m×u个r_θ，γ＝r_ψ，γ元素，计算表达式如(II)式：

r_θ，γ＝r_ψ，γ＝[(g_γ)^θ+1-1](mod(m+1))    (II)

构造剩余类数对阵列

需要设计剩余类数对中的第二个参数q_θ，γ＝q_ψ，γ，可以利用式(II)r_θ，γ＝r_ψ，γ来设计q_θ，γ＝q_ψ，γ，q_θ，γ＝q_ψ，γ的计算方法如(III)式：

${\left[q_{\mathrm{\θ},\mathrm{\γ}}\right]}_{m\×u}=\left\{\begin{array}{cc}[u+(r_{\mathrm{\θ},\mathrm{\γ}}+3)(r_{\mathrm{\θ},\mathrm{\γ}}+2)/2]\left(\mathrm{mod}L\right)& \mathrm{\γ}=0,\mathrm{\θ}=\mathrm{0,1},...,m-1\\ [q_{\mathrm{\θ},\mathrm{\γ}-1}+\mathrm{\γ}+r_{\mathrm{\θ},\mathrm{\γ}}+3]\left(\mathrm{mod}L\right)& \mathrm{\γ}=\mathrm{1,2},...,u-1,\mathrm{\θ}=\mathrm{0,1},...,m-1\end{array}\right.---\left(\mathrm{III}\right)$

根据剩余类数对阵列

能够计算H^d矩阵中每一个“1”元素所在位置的行坐标，设H^d矩阵的第δ(δ＝0，1，...，k-1)个子矩阵

的第ρ(ρ＝0，1，...，L-1)列第ψ(ψ＝0，1，...，v_δ-1)个“1”元素的行坐标的计算表达式为(IV)式：

$e_{\mathrm{\ψ},\mathrm{\δ}}^{\mathrm{\ρ}}=(r_{\mathrm{\ψ},\mathrm{\δ}}+m\×q_{\mathrm{\ψ},\mathrm{\δ}}+m\×\mathrm{\ρ})\left(\mathrm{mod}B\right)---\left(\mathrm{IV}\right)$

最后，利用上述构成的H^d矩阵，即可得到系统形式H矩阵H＝[H^d H^p]，其中H^p矩阵具有确定的双对角线结构。

本发明提供一种IRA-LDPC码的编码器，其特征在于，在可编程逻辑器件(包括CPLD和FPGA)环境下的编码器硬件电路结构设计，包括：附图2的IRA-LDPC码编码器的总体电路结构、附图3的编码器使能信号生成模块ECEN、附图4的校验位选择信号发生器子模块PC_θ、附图5的校验位计算与储存子模块PS_θ和附图6的编码数据输出模块DATA-OUT、主时钟输入端口、信息位数据串行输入端口、R/W控制信号输入端口和编码数据串行输出端口；

编码使能信号生成模块ECEN用于将阵列

中每个数对(r_θ，δq_θ，δ)的第一个元素r_θ，δ值，离线转换成m×k个二进制值，将这m×k个使能信号分成k个分组，每个分组m位使能信号并行输出至校验位选择信号发生器子模块和校验位计算与存储子模块，为它们提供使能控制信号E；

校验位选择信号发生器模块由m个并行的校验位选择信号发生器子模块PC_θ构成，θ＝0，1，...，m-1；校验位选择信号发生器子模块PC_θ用于计算出q_θ，γ元素的值，并由q_θ，γ元素的值确定

位的选择信号ch输出，选通校验位计算与存储子模块PS_θ的L个1位寄存器阵列中的某一个寄存器参与

的计算与储存；

校验位计算与存储模块由m个并行的校验位计算与存储子模块PS_θ构成，θ＝0，1，...，m-1；m个PS_θ中的L个1位寄存器阵列用来完成B位校验位的中间结果

的计算与储存；m个PS_θ向编码数据输出模块输出

y_θ～y_θ+(L-1)m，θ＝0，1，...，m-1；

编码数据输出模块DATA-OUT根据m个子模块PS_θ传来的

完成校验位的迭代累加计算，即p₀＝y₀，p₁＝p₀+y₁，p₂＝p₁+y₂，...，p_B-1＝p_B-2+y_B-1，并由编码数据串行输出端口d-out输出编码码字；

一个主时钟周期输入端口CLK，产生两个分频时钟，L分频时钟CLK1和m分频时钟CLK2；

一个1比特的信息位数据串行输入端口d-in，每个CLK周期输入一个信息位；

一个1比特的R/W控制信号输入端口，每个CLK周期产生一个R/W信号，有信息序列输入时，设置R/W＝0；无信息序列输入时，设置R/W＝1；

一个1比特的编码数据串行输出端口d-out，每个CLK周期输出一个编码位。

本发明的主要目的是提供一种基于剩余类数对代数结构的IRA-LDPC码H^d矩阵的构造方法，及其相应的编码器硬件结构，并将这种码称为基于剩余类数对的IRA-LAPC码。与DVB-S2标准中使用的IRA-LDPC码(需要存储整个编码表)不一样的特征是，由本发明提供的方法构造出来的IRA-LDPC码其H^d矩阵中每个‘1’元素的位置坐标均可以由代数表达式计算得到。本发明所设计的IRA-LDPC码与现有工业标准中的LDPC码(包括DVB-S2标准中的IRA-LDPC码和IEEE802.16e标准中的不规则QC-LDPC码)相比性能相当，甚至更好，占用的存储器容量更少，编码器的硬件实现复杂度更低，所占用的芯片面积更小。

附图说明

附图1为本发明方法的流程图；

附图2为本发明设计的IRA-LDPC码编码器的总体电路结构示意图；

附图3为本发明设计的IRA-LDPC码编码使能信号生成模块ECEN；

附图4为本发明设计的IRA-LDPC码校验位选择信号发生器子模块PC_θ；

附图5为本发明设计的IRA-LDPC码校验位计算与储存子模块PS_θ；

附图6为本发明设计的IRA-LDPC码编码数据输出模块DATA-OUT。

具体实施方式

本发明的IRA-LDPC编码器的构造方法包括两部分：第一部分是构造H^d矩阵，以及根据H^d完成H＝[H^d H^p]的构造；第二部分是根据H^d矩阵的结构特征设计IRA-LDPC码的编码器的电路结构。下面我们首先介绍本发明要用到的数学概念；接着描述第一部分H^d(或H)矩阵的结构特征和构造方法；然后描述第二部分编码器的基本工作原理、构造方法、电路结构和工作过程；最后给出一个实例。

构造H^d矩阵时使用了剩余类和有限循环乘群等数学原理，其基本概念描述如下：

剩余类：由同余概念可将全体整数加以分类，把余数相同的归为一类。设n表示模数，r和q为二个变量，0≤r＜n，q为整数，即由f＝qn+r定义余数同为r的整数构成一个集合

所有整数可划分为n个这样的集合，也称为n个剩余类。显然，任意整数必属于n个剩余类中的一个。

定义[剩余类数对]：从表达式f＝qn+r中提取两个数r和q，构成数偶对(r q)，称为剩余类数对，表示以模n划分剩余类，在剩余类

中的第q个元素是f。例如，设模数为n＝5，(r q)＝(23)表示剩余类

中的第3个元素为f＝17＝3×5+2，(r q)＝(30)表示剩余类

中的第0个元素为f＝3＝0×5+3。

有限循环乘群：由一个单独元素的一切幂次所构成的群称为循环群，该元素称为循环群的生成元。若GF(n)有限域中除0外的所有元素都可以由域中的某个元素g的幂次构成，则称GF(n)域中除0外的元素构成一个有限循环乘群，g称为这个有限循环乘群的生成元。

本发明申请书中所使用的符号规定如下：结构描述符号如码长、信息位长度等用26个英文字母表示，下标、上标和索引用希腊字母表示。H＝[H^d H^p]表示IRA-LDPC码的稀疏奇偶校验矩阵，其中H^d表示本发明要构造的信息位所对应的稀疏奇偶校验矩阵，H^p表示校验位所对应的双对角线矩阵。A表示信息位长度或H^d的列数，B表示校验位长度或H^d的行数，N表示码长，N＝A+B，R表示码率，R＝A/N。δ＝0，1，...，k-1表示H^d所分解的子矩阵的数量索引，

表示H^d所分解的第δ个子矩阵，即L表示A和B的某个大于1的公因数，也表示

的列数，ρ＝0，1，...，L-1表示

列数的索引。是H^d的一种紧凑表示形式，称为剩余类数对阵列，

表示阵列

的存储结构。k＝A/L表示H^d所分解的子矩阵的数量或

的列数，δ＝0，1，...，k-1亦表示

列数的索引；m＝B/L表示

的行数或表示被并行执行的使能信号的数量，θ＝0，1，...，m-1表示

的行索引或并行输出m个使能信号的索引。表示信息序列(或矢量)，其中d_η表示信息位的值，η＝0，1，...，A-1表示信息位索引或H^d的列索引；

表示校验位序列(或矢量)，其中表示校验位的值，

表示校验位索引或H^d的行索引；

表示码位序列(或码矢量)。u表示H^d的行重量，γ＝0，1，...，u-1表示H^d每一行中“1”元素的数量索引或

的每一行中剩余类数对的数量索引；v_δ表示

的列重量，ψ＝0，1，...，v_δ-1表示

的每一列中“1”元素的数量索引，v_min和v_max分别表示H^d的最小列重量和最大列重量。

表示

中第δ个列矢量，T表示阵列、矢量或矩阵的转置。(r_θ，δq_θ，δ)表示

中第θ行第δ列的元素，(r_ψ，γq_ψ，γ)表示阵列

中的某一个剩余类数对，Φ表示不包含剩余类数对的空集。令

表示不大于x的最大整数)表示H^d的第η列位于的第κ个子矩阵中，令σ＝η(modL)表示H^d的第η列位于子矩阵

的第σ列。(r_ψ，γq_ψ，γ)，(r_ψ，κq_ψ，κ)，(r_ψ，δq_ψ，δ)和(r_θ，γq_θ，γ)均表示

中的同一个剩余类数对。g₀，g₁，...，g_γ，...，g_u-1表示基于有限域GF(m+1)的循环乘群的u个生成元；表示以1，2，3，...，m为幂次由u个生成元所生成的m×u个元素。表示每个生成元的m+1次幂是它本身。e_ψ，δ表示子矩阵

中第1列第ψ个“1”元素的行坐标，表示由剩余类数对(r_ψ，δq_ψ，δ)计算出来的第δ个子矩阵

第ρ列第ψ个“1”元素的行坐标。

表示H^d中第η列(位于第κ个子矩阵中)第ψ个“1”元素的行坐标。

表示H^d中第

行第η列的元素值；

表示H^d中第

行第η列的元素值

与第η个输入信息位d_η的乘积；

表示H^d中第

行的所有乘积项的和，即

本发明第一部分所构造的H^d矩阵结构特点如下：H^d矩阵的维数为B×A，信息位长度A和校验位长度B存在大于1的公因数L(若不存在，则不属于本发明考虑的范围之内)。H^d矩阵可分解为k(k＝A/L)个子矩阵，即 $H^d=\left[\begin{array}{ccccccc}{H}_0^d& H_1^d& \·\·\·& H_{\mathrm{\δ}}^d& \·\·\·& H_{k-2}^d& H_{k-1}^d\end{array}\right],$ 每个子矩阵的维数是B×L。本发明规定H^d矩阵是等行重量的，行重量为u。H^d矩阵最多有k个不同的列重量，最少有2个不同的列重量，设v_δ(δ＝0，1，...，k-1)表示H^d的列重量，H^d矩阵的最小列重量为v_min＝3，最大列重量为3＜v_max≤m。v_δ也表示矩阵第一列中‘1’元素的个数。对

矩阵，除了第一列外，其余各列都是将前一列循环下移m次得到的，则

矩阵中各列的重量相同(即每列中‘1’元素的个数相同)。因此只用设计每个

矩阵第一列‘1’元素所在行坐标，就能得到整个H^d矩阵。本发明规定每个矩阵第一列‘1’元素的行坐标用一个剩余类数对(r_ψ，γq_ψ，γ)来计算。为此，本发明构造了下列H^d矩阵的紧凑表示形式，称为剩余类数对阵列

其中(r_θ，δq_θ，δ)∈{Φ}∪{(r_ψ，γq_ψ，γ)|ψ＝0，1，...，v_δ-1，γ＝0，1，...，u-1}。

的尺寸是m×k维，规定m+1必须是素数。

阵列中剩余类数对的数量可以推导如下：H^d矩阵中“1”元素的总数为

消去L得到每个子矩阵中第一列“1”元素的总数为这也是

中剩余类数对的总数。显然，

中每一列剩余类数对的数量不一定相等，由各个子矩阵

的列重量v₀，v₁，...，v_δ，...，v_k-1确定；

中每一行剩余类数对的数量是相等的，均为H^d矩阵的行重量u，通常k＞u，所以阵列

是稀疏的。需要强调的是表达式(2)的阵列

不是数学意义上的矩阵，它是本专利所发明的专门用来表示H^d矩阵的一种紧凑的阵列结构。

阵列

还可以写成更紧凑的形式 $\stackrel{\‾}{R}=\left[\begin{array}{cccccc}{\stackrel{\‾}{R}}_0& {\stackrel{\‾}{R}}_1& \·\·\·& {\stackrel{\‾}{R}}_{\mathrm{\δ}}& \·\·\·& {\stackrel{\‾}{R}}_{k-1}\end{array}\right],$ 其中

表示剩余类数对列矢量 ${\stackrel{\‾}{R}}_{\mathrm{\δ}}={\left[\begin{array}{cccc}{R}_{0,\mathrm{\δ}}& R_{1,\mathrm{\δ}}& \·\·\·& R_{m-1,\mathrm{\δ}}\end{array}\right]}^T,$ 这里R_θ，δ∈{(r_ψδq_ψ，δ)，Φ}。

中剩余类数对(r_ψ，δq_ψ，δ)的数量由列重量v_δ确定，子矩阵

中第一列的第ψ(ψ＝0，1，...，v_δ-1)个1元素的行坐标，也是中第ψ(ψ＝0，1，...，v_δ-1)个剩余类数对所决定的‘1’元素的行坐标的计算表达式为：

e_ψ，δ＝(r_ψ，δ+m×q_ψ，δ)(mod B)    (3)

我们将剩余类数对的表示方法扩展到整个H^d矩阵中的每个“1”元素，也就是计算H^d矩阵的第δ(δ＝0，1，...，k-1)个子矩阵

的第ρ(ρ＝0，1，...，L-1)列第ψ(ψ＝0，1，...，v_δ-1)个“1”元素的行索引(行坐标)，表达式(3)扩展如下：

$e_{\mathrm{\ψ},\mathrm{\δ}}^{\mathrm{\ρ}}=(r_{\mathrm{\ψ},\mathrm{\δ}}+m\×q_{\mathrm{\ψ},\mathrm{\δ}}+m\×\mathrm{\ρ})\left(\mathrm{mod}B\right)---\left(4\right)$

H^d矩阵中每个“1”元素的位置坐标还有另一种表示方法。由于

等效于δ＝0，1，...，k-1，H^d矩阵中第η列等效于第κ个子矩阵

的第σ列中，那么H^d矩阵第η列第ψ个“1”元素的行坐标值由剩余类数对(r_ψ，κq_ψ，κ)计算如下：

$e_{\mathrm{\ψ}}^{\mathrm{\η}}=(r_{\mathrm{\ψ},\mathrm{\κ}}+m\×q_{\mathrm{\ψ},\mathrm{\κ}}+m\×\mathrm{\σ})\left(\mathrm{mod}B\right)---\left(5\right)$

本发明第一部分H^d(或H)矩阵的构造方法主要包括阵列中剩余类数对(r_ψ，γq_ψ，γ)每个元素r_ψ，γ和q_ψ，γ的设计、剩余类数对阵列

和

的排列结构设计、根据剩余类数对阵列

和计算H^d矩阵中‘1’元素位置坐标e_ψ，δ或

如图1所示，具体包括以下步骤：

第1步，设计剩余类数对中的第一个元素r_θ，γ(r_ψ，γ)，θ＝0，1，...，m-1，γ＝0，1，...，u-1。r_θ，γ以剩余类数对第一个元素的形式分布在m×k的

阵列中。在

阵列中一共有m×u个r_θ，γ，其中共有m个不同的r_θ，γ值，r_θ，γ∈{0，1，2，...，m-1}。同一行的r_θ，γ值是相同的，或者说一共有m组，每一组u个值是相同的，相同的r_θ，γ值放在同一行中。本发明采用由u个生成元g₀，g₁，...，g_u-1经乘法群结构计算产生m×u个r_θ，γ值。设r_θ，γ的m×u个值用

表示，以u个生成元g₀，g₁，...，g_u-1的m次幂来计算r_θ，γ的表达式定义为：

r_θ，γ＝r_ψ，γ＝[(g_γ)^θ+1-1](mod(m+1))    (6)

将(6)式计算出来的m×u个r_θ，γ值按θ行索引γ列索引的方式排列得到如下的[r_θ，γ]_m×u：

在[r_θ，γ]_m×u中，元素值的特点是：对大于m的值取mod(m+1)，一共有m个不同元素，每个元素从序列0，1，...，m-1中取值，每个元素值出现u次。

第2步，设计剩余类数对中的第二个元素q_θ，γ。若剩余类数对中的r_θ，γ值按上述(7)的方式计算和排列，则该剩余类数对中的m×u个q_θ，γ的值由下列表达式计算得到：

${\left[q_{\mathrm{\θ},\mathrm{\γ}}\right]}_{m\×u}=\left\{\begin{array}{cc}[u+(r_{\mathrm{\θ},\mathrm{\γ}}+3)(r_{\mathrm{\θ},\mathrm{\γ}}+2)/2]\left(\mathrm{mod}L\right)& \mathrm{\γ}=0,\mathrm{\θ}=\mathrm{0,1},...,m-1\\ [q_{\mathrm{\θ},\mathrm{\γ}-1}+\mathrm{\γ}+r_{\mathrm{\θ},\mathrm{\γ}}+3]\left(\mathrm{mod}L\right)& \mathrm{\γ}=\mathrm{1,2},...,u-1,\mathrm{\θ}=\mathrm{0,1},...,m-1\end{array}\right.---\left(8\right)$

(7)式中取出一个r_θ，γ值，就能由(8)式计算出一个q_θ，γ值。

第3步，设计剩余类数对阵列

的存储结构

为了便于描述，以H^d矩阵中存在两种列重量为例，最小列重量v_min＝3，最大列重量v_max可以是大于3不大于m的任意正整数，即3＜v_max≤m。设阵列

中每列有v_min＝3个剩余类数对的列数为j列(或H^d矩阵中每列有v_min＝3个“1”元素的列为j×L列)，阵列

中每列有v_max个剩余类数对的列数为k-j列(或H^d矩阵中每列有v_max个“1”元素的列为(k-j)×L列)。

的结构如下：

$\tilde{R}=\left[\begin{array}{c}(r_{\mathrm{1,0}},q_{\mathrm{1,0}})(r_{\mathrm{2,0}},q_{\mathrm{2,0}})(r_{\mathrm{3,0}},q_{\mathrm{3,0}})\\ (r_{\mathrm{4,0}},q_{\mathrm{4,0}})(r_{\mathrm{5,0}},q_{\mathrm{5,0}})(r_{\mathrm{6,0}},q_{\mathrm{6,0}})\\ \·\·\·\\ (r_{m-v_{\max }+1,u-1},q_{m-v_{\max }+1,u-1})\·\·\·(r_{m-3,u-1},q_{m-3,u-1})(r_{m-2,u-1},q_{m-2,u-1})(r_{m-1,u-1},q_{m-1,u-1})(r_{m,u-1},q_{m,u-1})\end{array}\right]$

$=\left[\begin{array}{c}(g_0^1,q_{\mathrm{1,0}})(g_0^2,q_{\mathrm{2,0}})(g_0^3,q_{\mathrm{3,0}})\\ (g_0^4,q_{\mathrm{4,0}})(g_0^5,q_{\mathrm{5,0}})(g_0^6,q_{\mathrm{6,0}})\\ \·\·\·\\ (g_{u-1}^{m-v_{\max }+1},q_{m-v_{\max }+1,u-1})\·\·\·(g_{u-1}^{m-3},q_{m-3,u-1})(g_{u-1}^{m-2},q_{m-2,u-1})(g_{u-1}^{m-1},q_{m-1,u-1})(g_{u-1}^m,q_{m,u-1})\end{array}\right]---\left(9\right)$

式(9)的剩余类数对阵列的存储结构

具体描述如下：首先，

是计算机软件搜索最优

的存储结构，在

阵列中按列放置的所有剩余类数对在中按行放置，如

阵列中的第一列(包括剩余类数对和空集Φ)在中为第一行，并且是连续放置，每个剩余类数对之间没有空格或空集元素Φ。其次，式(7)中计算出的r_θ，γ值与式(9)中剩余类数对的位置关系是：在(7)中按列取值，每次取一列m个元素，在(9)的

阵列中按行顺序放置在剩余类数对的第一个位置上。最后，本发明在搜索得到

后，也可将其转换为(2)式的剩余类数对阵列的定义结构形式，其转化方式如下：取

的第一行的v_min(或v_max)个剩余类数对放到

阵列的第一列中，每个剩余类数对在

阵列中各列的行索引由剩余类数对的第一个元素的值确定，在

阵列的各列中，没有剩余类数对的位置上放置空集元素Φ。

第4步，根据阵列

可以确定每个子矩阵

第一列的每个‘1’元素的行坐标，具体操作如下：取

第一行的v_min(或v_max)个剩余类数对，利用(3)式计算第一个子矩阵

第一列的每个‘1’元素的行坐标；用同样的方法，计算每个子矩阵第一列的每个‘1’元素的行坐标。对每个子矩阵

从第一列开始到第L列依次作循环下移m位操作，就能得到整个H^d矩阵。也可以直接利用(4)或(5)式计算H^d矩阵中每一列的每个‘1’元素的行坐标。

第5步，利用上述构成的H^d矩阵，即可得到系统形式H矩阵H＝[H^d H^p]，其中H^p矩阵具有确定的双对角线结构。

综上所述，只用存储A、B、L、u、v_δ(δ＝0，1，...，k-1)、g_γ(γ＝0，1，...，u-1)这几个结构参数就能表示H^d矩阵，存储这些结构参数需要的空间远少于DVB-S2标准中存储一个编码表所需要的空间。

本发明第二部分IRA-LDPC码编码器的工作原理描述如下：LDPC码编码的目的是由信息序列计算出校验序列

从而得到码字序列 $\stackrel{\‾}{c}=\left[\begin{array}{cc}\stackrel{\‾}{d}& \stackrel{\‾}{p}\end{array}\right]=[d_0,d_1,...,d_{A-1},p_0,p_1,...,p_{B-1}].$ 本发明提供的基于剩余类数对的IRA-LDPC码的编码算法基本原理与许多文献中发表的IRA-LDPC码编码算法基本原理是相似的，区别在于H^d矩阵的结构设计不同，导致了不同的编码器硬件电路的设计差别。根据

将奇偶校验矩阵H和码字矢量

分解为信息位对应的部分和校验位对应的部分，即：

$H{\stackrel{\‾}{c}}^T=\left[\begin{array}{cc}{H}^d& H^p\end{array}\right]{\left[\begin{array}{cc}\stackrel{\‾}{d}& \stackrel{\‾}{p}\end{array}\right]}^T=H^d{\stackrel{\‾}{d}}^T+H^p{\stackrel{\‾}{p}}^T=0---\left(10\right)$

给定二进制信息矢量

由于H^d和H^p都是定义在二进制有限域GF(2)上的矩阵，在二进制运算规则下，根据(1)和(10)式，可得

$H^p{\stackrel{\‾}{p}}^T=H^d{\stackrel{\‾}{d}}^T---\left(11\right)$

则IRA-LDPC码编码算法的一般递归计算表达式如下：

由于(1)式的H^p矩阵设计成了双对角线形式，在求解(11)式时，不需要对H^p矩阵求逆，而是根据(12)式，先求得第一行对应的校验位p₀，然后采用回代和递推的方式求得p₁，p₂，...，p_B-1。从(12)的递归表达式可以看出，第一，IRA-LDPC码的编码算法是串行算法；第二，主要的计算任务是完成求和运算

构造H^d矩阵的方法不同，决定了实现

的硬件电路的不同，编码器的硬件实现复杂度也不同，本发明采用剩余类数对构造H^d矩阵给出了到目前为止最简单的计算

的硬件电路结构。

本发明第二部分IRA-LDPC码编码器的构造方法描述如下。编码器的主要功能是：拥有B＝m×L个寄存器组形成的阵列，对H^d矩阵每一行编码器能计算

的值，并存入到B个寄存器阵列中。在硬件执行过程中，我们将(12)式分解成两个过程，先完成累加求和

再完成递归求和p₀＝y₀，p₁＝p₀+y₁，...，p_B-1＝p_B-2+y_B-1。累加计算过程由输入信息序列

控制，每输入一个信息位d_η，就计算这个d_η所对应的H^d矩阵第η列的v_δ个二进制乘法

ψ＝0，1，...，v_δ-1；这v_δ个乘法

在B个寄存器阵列中的位置由行坐标

确定；对于H^d矩阵的每一行而言，每计算一个

就累加一次，直到所有信息位输入完后，每一行所对应的B个寄存器阵列中的每一个寄存器均完成了u个乘积项s_ψ，γ的求和，即

编码器硬件执行具体操作步骤如下：

1)初始化，令 $\stackrel{\‾}{p}=[p_0,p_1,...,p_{B-1}]=0.$

2)依次读入信息位d_η(η＝0，1，...，A-1)，用表达式(5)计算H^d矩阵第η列中‘1’元素所在行坐标，所得到的行坐标的值分别记为

(其中

)，作为B＝m×L个寄存器阵列的指针，由

行坐标所对应的v_δ个寄存器中均保存d_η的值，用来完成乘积项

的操作。当d_η＝1时，将B个寄存器中以

寻址的v_δ个位置中的值取反；当d_η＝0时，这v_δ个位置中的值不变。当d_η(η＝0，1，...，A-1)信息位输入完成后，B个寄存器的每一个就完成了乘积项的累加求和

操作。

3)计算校验位p₀＝y₀，p₁＝p₀+y₁，p₂＝p₁+y₂，...，p_B-1＝p_B-2+y_B-1，编码后的输出码字为 $\stackrel{\‾}{c}=[d_0,d_1,...,d_{A-1},p_0,p_1,...,p_{B-1}].$

本发明第二部分的基于可编程逻辑器件(包括CPLD和FPGA)的IRA-LDPC码编码器硬件电路结构和工作过程描述如下。IRA-LDPC码编码器的总体结构如图2所示，包括如下四种功能处理模块和四个端口：

一个编码使能信号生成模块，用ECEN表示；

校验位选择信号发生器模块由m个并行的校验位选择信号发生器子模块构成，每个子模块由PC_θ(θ＝0，1，...，m-1)表示；

校验位计算与存储模块由m个并行的校验位计算与存储子模块构成，每个子模块由PS_θ(θ＝0，1，...，m-1)表示；

一个编码数据输出模块，用DATA-OUT表示；

主时钟信号输入端口CLK，产生两个分频时钟信号，即L分频时钟信号输入端口CLK1和m分频时钟信号输入端口CLK2；

一个1比特的信息位数据串行输入端口，用d-in表示，每个CLK周期输入一个信息位；

一个1比特的R/W控制信号输入端口，每个CLK周期产生一个R/W信号。有信息序列输入时，设置R/W＝0；无信息序列输入时，设置R/W＝1；

一个1比特的编码数据串行输出端口，用d-out表示，每个CLK周期输出一个编码位。

在图2的编码器总体结构中，各模块与端口之间的相互关系和工作过程描述如下：信息序列按顺序从d-in端口输入，每个CLK周期输入一位信息位d_η，η＝0，1，...，A-1。编码使能信号生成模块ECEN事先将阵列

中每个数对(r_θ，δq_θ，δ)的第一个元素r_θ，δ值，离线转换成m×k个二进制值，存于尺寸为m×k的ROM中，完成表达式(2)中所有r_θ，δ值的硬件实现。ECEN将存于ROM中的m×k个二进制值作为其它功能模块的使能信号使用，并将这m×k个使能信号分成k个分组，每个分组m位并行输出。当R/W＝0时，m位使能信号并行输出，为m个并行的校验位选择信号发生器子模块PC_θ(θ＝0，1，...，m-1)和m个并行的校验位计算与存储子模块PS_θ(θ＝0，1，...，m-1)提供使能控制信号E。当E＝1时，PC_θ和PS_θ工作；当E＝0时，PC_θ和PS_θ不工作。当输入信号为d_η时，如果d_η对应于H^d矩阵第δ个子矩阵

的第ρ列，那么在编码使能控制信号E作用下，m个并行的PC_θ同时计算H^d矩阵第δ个子矩阵

中第ρ列的v_δ个‘1’元素所在的行坐标值

(其中δ＝0，1，...，k-1，ρ＝0，1，...，L-1，见(4)式)，以这些行坐标值作为地址，选通m个并行的PS_θ中的v_δ个寄存器进行

的累加求和操作。在这个过程中，PC_θ输出

表示不小于x的最小整数)位地址选择信号，m个并行的PS_θ在使能信号E＝1、R/W＝0作用下，用v_δ个

位地址信号去索引在m个PS_θ所联合形成的B＝m×L个寄存器阵列中的v_δ个寄存器，对这v_δ个位置的值进行更新，即完成编码步骤2)中

的计算。同时信息位d_η也被输入到编码数据输出模块DATA-OUT，该模块在下一个信息位d_η+1输入时将d_η从编码数据串行输出端口ch输出，每个CLK周期输出一个比特数据，从A个比特信息位输入到A个比特信息位输出，一共需要A+1个CLK周期。与此同时，在A+1个CLK周期内，m个并行的PS_θ也完成了

的运算，使m个并行的PS_θ中B＝m×L个寄存器的最终存储内容是在A个信息位输入完成后，使R/W＝1，m个并行的PS_θ依次输出B个计算值到DATA-OUT。DATA-OUT完成编码步骤3)里校验位的累加计算p₀＝y₀，p₁＝p₀+y₁，p₂＝p₁+y₂，...，p_B-1＝p_B-2+y_B-1，并将计算出的校验位p₀，p₁，...，p_B-1从编码数据串行输出端口d-out输出。在信息序列输入完成后的第A+2个CLK周期，输出第一个校验位比特，一共需要B个CLK周期完成校验位的输出。在输出端口，首先完成A个比特信息位输出，再执行B个比特校验位的输出，从第一个信息位输入到最后一个校验位输出，一共需要A+B+1＝N+1个CLK周期。

编码使能信号生成模块ECEN的结构如图3所示，包括一个模k自加器(用具有自加1功能的寄存器构成，每个CLK周期自加1，加到k时，做mod k运算返回到0值，用self-k表示)，一个尺寸为k×m位的ROM，一个反相器，一个1位的R/W信号输入端口，一个分组(m比特)的并行输出端口，用于并行输出m个使能信号E。ROM共有k个分组，每个分组的数据长度为m比特，ROM由k×m位单元的存储阵列构成，它的每一位存储的值可由m×k阵列

确定。规定如下：

中的数对(r_θ，δq_θ，δ)如果是空集，则由0元素取代；如果是剩余类数对(r_ψ，γq_ψ，γ)，则由1元素取代。对得到的m×k位的0-1矩阵做转置，再做镜像(在ROM中存储时，要求高位在左边)，将得到的k×m位0-1矩阵中的元素依次输入ROM中，即完成了ROM中存储内容的设计。由于

阵列中每一列有v_δ(δ＝0，1，...，k-1)个剩余类数对，因此k×m的ROM中每一个分组有v_δ(δ＝0，1，...，k-1)个“1”元素。self-k的工作原理是：当R/W＝1时，经反相器取反后，self-k的使能端en输入为0，不工作；当R/W＝0时，经反相器取反后，self-k的使能端en输入为1，self-k内寄存的值每CLK1周期增加1，加到k时值变为0。self-k的作用是产生控制k×m个ROM阵列的地址索引adrs，保证在CLK1周期之内(也即L个CLK周期持续时间内)并行输出同一组m个使能信号E，下一个CLK1周期到来时，并行输出下一组m个使能信号E。ECEN并行输出的m个使能信号E用于控制m个PC_θ和m个PS_θ的工作状态。当m个使能信号的第θ位E＝1时，PC_θ和PS_θ都工作；当第θ位E＝0时，PC_θ和PS_θ都不工作。在所有信息位串行输入的A个CLK周期内，每个PC_θ和PS_θ工作u次；在当前CLK1周期内的每一个CLK周期，均有v_δ(δ＝0，1，...，k-1)个PC_θ和PS_θ并行工作；当下一次CLK1周期来到时，self-k自加1，指向ROM的下一个分组，输出新的m个使能信号E，又开始下一次CLK1周期的执行；ECEN模块每CLK1个周期，输出一次m个使能信号E。

校验位选择信号发生器模块，由m个校验位选择信号发生器子模块PC_θ(θ＝0，1，...，m-1)构成。每个PC_θ的结构如图4所示，包括self-L、sum、adder-L和chos-L4个单元。每个PC_θ有5个输入端口：一个1比特的使能信号E输入端口和一个1比特的R/W读写控制信号输入端口，三个时钟信号输入端口，即主时钟CLK，L分频时钟CLK1和m分频时钟CLK2。

位并行的校验位选择信号输出端口，用ch表示。该模块的作用是计算出q_θ，γ元素的值，并由q_θ，γ元素的值确定[log₂ L]位的选择信号输出，选通PS_θ中L个寄存器组中的某一个寄存器参与

的计算与储存。一个PC_θ中每一个单元的结构和工作原理描述如下：

1、self-L中有一个

位的寄存器，该寄存器具有自加1功能和modL计算功能。self-L有一个使能信号E输入端口和一个时钟输入端口CLK1。有

根的并行输出线连接到adder-L的一个

位的并行输入端口。self-L中位寄存器设初值为[1+θ+3](modL)(即式(8)求解q_θ，γ元素的第二个表达式增量部分的计算值，取γ＝1)。self-L的工作模式描述如下，如果E＝0，self-L不工作；如果E＝1，CLK1(即L整数倍主频CLK)边沿(上升沿或下降沿)到达时，self-L的位寄存器中的值自加1(相当于式(8)中第二个表达式的γ值递增)，当CLK1不工作在边沿(即不为L整数倍CLK)时，self-L的

位寄存器中的值保持不变。

2、sum是一个

位的寄存器，sum有一个使能E输入端和一个时钟信号CLK1输入端，有根并行输出线连接到adder-L的另一个

位的并行输入端口，还有

根并行输入线连接到adder-L的

位并行输出端。sum中

位寄存器的初值设为[u+(θ+3)(θ+2)/2](modL)(即式(8)求解q_θ，γ元素的第一个表达式的计算值)。当使能信号E＝0时，sum不工作；当E＝1时，CLK1工作在边沿时，sum将寄存器中的值输出到adder-L，并从adder-L的输出端接收新的值；当CLK1不工作在边沿时，sum寄存器中的值保持不变。

3、adder-L加法器是无进位的、具有modL运算功能的、两组

位输入的二进制加法器，一个使能控制E输入端和一个时钟信号CLK1输入端。adder-L的工作原理是：当E＝0时，adder-L不工作；当E＝1，且CLK1工作在边沿时，adder-L将self-L输入的位与sum输入的位对应相加，得到的

位求和结果输出给sum和chos-L。当CLK1不工作在边沿时，adder-L的输出值保持不变。adder-L的目的是将从self-L和sum传入到两个输入端口的

位值对应求和，将计算结果q_θ，γ值输出到sum中保存，以备下一个CLK1周期到达时，求和运算使用，同时将计算结果传递到chos-L中。

4、chos-L单元包含一个

位的寄存器，具有自加1功能和modL计算功能，modL主要完成自加到L回0的任务。chos-L有

位并行输入端口和

位并行输出端口ch；两个输入控制信号，即使能控制信号E和读写控制信号R/W；三个时钟信号输入端，即主频CLK、L分频CLK1和m分频CLK2。chos-L的

位寄存器需设初值[u+(θ+3)(θ+2)/2](modL)，以保证第一个

位选通地址不丢失。chos-L的工作原理是：当有信息序列输入时，R/W＝0，在E＝1时，CLK和CLK1同时工作，当CLK1边沿到达时，

位寄存器的初值变为adder-L的输出结果，当CLK1不为边沿时，每来一个CLK，chos-L的

位寄存器自加1，并输出位的地址信号ch，当

位寄存器加到L时，自动回0，准备下一次接收adder-L的传来的初值，并累加到L。当R/W＝0，E＝0时，chos-L不工作。当无信息序列输入时，R/W＝1，这时不管E的值是什么，

位寄存器的初值设为0，每来一个CLK2，chos-L的

位寄存器自加1，从0一直加到L-1，同时在每个CLK2周期时输出

位地址信号ch。chos-L的目的是：有信息位输入时(R/W＝0)，为每一个并行子模块PS_θ中L个1位长的寄存器阵列提供位的位选择地址信号ch，使m个PS_θ子模块完成(12)式中

运算，这时如果CLK1边沿到达，chos-L从adder-L输出端接收计算好的q_θ，γ值，如果CLK1不工作在边沿处，则对每一个CLK周期，

位寄存器所做的L次加1操作，等效于完成将子矩阵

中的后面L-1列的每一列进行循环下移m次操作；无信息位输入时(R/W＝1)，每一个CLK2周期，chos-L的

位寄存器从0开始自加1，直到L-1，提供一个

位的地址信号ch，依次寻址PS_θ中L个的1位寄存器中的某一个，依次输出

值。

校验位计算与储存模块由m个校验位计算与储存子模块PS_θ(θ＝0，1，...，m-1)构成，每个子模块PS_θ的结构如图5所示。一个PS_θ包括一个有L个1位寄存器的阵列F_PS(θ)和一个两输入异或门。有5种类型的输入端口：一个1位的使能信号E输入端口、一个1位的R/W控制信号输入端口、一个时钟信号CLK输入端口、一个

位的校验位选择信号输入端口ch和一个1位的信息位数据串行输入端口d-in，总的输入端口为个。一个1位的校验位数据串行输出端口。m个PS_θ的作用是计算并存储编码递归算法(12)式中的B个

的中间值和最后计算结果。L个1位寄存器阵列中存储的内容表示如下，PS_θ中L个1位寄存器的存储内容依次为y₀，y_m，y_2m，...，y_(L-1)m，……，PS_θ中L个1位寄存器的存储内容依次为y_θ，y_θ+m，y_θ+2m，...，y_θ+(L-1)m，……，PS_m-1中L个1位寄存器的存储内容依次为y_m-1，y_2m-1，y_3m-1，...，y_mL-1。m个PS_θ的基本工作原理是：当R/W＝0时，PS_θ的L个1位寄存器执行y_θ～y_θ+(L-1)m的计算与存储工作；当R/W＝1时，m个PS_θ依次将B＝m×L个1位寄存器中存储的最后计算结果

值输出到数据输出模块DATA-OUT。具体工作过程是：当R/W＝0，E＝0时，m个PS_θ不工作；当E＝1时，m个PS_θ工作，每来一个CLK时钟，在

位选择信号ch到来时，m个PS_θ的B＝m×L个1位寄存器中有v_δ个1位寄存器进行的求和运算，针对一个PS_θ而言，在图4中chos-L输出的

位选择信号ch的控制下，图5中PS_θ的1位寄存器与输入的信息位d_η通过异或门进行异或操作，将计算结果仍然存入PS_θ中L个1位寄存器的第ρ个位置上，相当于完成编码步骤2)的取反操作，当所有信息位d_η(η＝0，1，...，A-1)输入完后，m个PS_θ子模块就完成了

的计算与存储工作；当R/W＝1时，无论使能信号E是何值，chos-L中的

位寄存器依次从0加到L-1，提供一个

位的地址信号，依次并行寻址m个PS_θ中L个1位寄存器阵列中的一个寄存器，依次将B个的计算结果按m个并行提供给图6的DATA-OUT模块。

编码数据输出模块DATA-OUT的结构如图6所示，包括具有一个m+1个输入端的多路数据选择器MUL、一个模m+1的自加器self-(m+1)(结构为寄存器，具有自加1功能和mod(m+1)计算功能，mod(m+1)计算功能是为了完成当寄存器自加1到m+1时，能返回到初始值1)、一个异或门和一个D触发器。有m+3个输入端口：一个1比特的R/W控制信号输入端口、一个CLK信号输入端口、一个1比特的信息位数据输入端口d-in和m个来自并行PS_θ的数据输入端口。一个1比特的编码数据串行输出端口d-out。该模块的作用是完成编码步骤3)中的校验位迭代累加计算p₀＝y₀，p₁＝p₀+y₁，p₂＝p₁+y₂，...，p_B-1＝p_B-2+y_B-1，并输出编码码字。其工作过程如下：当R/W＝0时，self-(m+1)的输出始终为‘0’，多路数据选择器选择信息位数据输入端口输入的数据，并从编码数据串行输出端口输出；当A个CLK周期后，信息序列输入完毕，从第A+1个CLK周期开始，使R/W＝1。在R/W＝1的控制下，self-(m+1)的工作原理是：从1依次自增到m，当加到m+1时又从1开始循环自加1。self-(m+1)的作用是：每一个CLK周期自增一次，控制多路数据选择器依次选择来自PS₀，PS₁，…，PS_m-1数据y₀，y₁，...，y_m-1到多路数据选择器的输出端。在R/W＝1时，MUL、self-(m+1)、D触发器和异或门的联合工作过程是：当第A+1个CLK周期到来时，self-(m+1)单元自加1，控制MUL输出y₀，DATA-OUT输出最后一个信息位d_A-1；当第A+2个CLK周期到来时，self-(m+1)自加1，控制MUL输出y₁，同时D触发器将p₀＝y₀反馈到异或门输入端，完成累加计算p₁＝p₀+y₁，并存入D寄存器，DATA-OUT输出p₀＝y₀；当第A+3个CLK周期到来时，self-(m+1)自加1，控制MUL输出y₂，这时异或门完成的累加计算p₂＝p₁+y₂，并存入D寄存器，DATA-OUT输出p₁＝p₀+y₁。……；当第m个CLK周期后，第A+m+1个CLK周期到来时，图5的m个PS_θ又将下一组y_m，y_m+1，...，y_2m-1送到图6的多路数据选择器的输入端，……，一直这样操作下去，直到第A+B+1-m个CLK周期到来，图5的m个PS_θ将最后一组y_(L-1)m，y_1+(L-1)m，...，y_mL-1送到图6的多路数据选择器的输入端，在第A+B+1个CLK周期时，输出最后一个校验位p_B-1＝p_B-2+y_B-1。

应用举例

假设要构造一个码长为288，码率为1/2的IRA-LDPC码编码器，这个码的结构参数为：A＝144；B＝144；L＝8；行重量u＝4；列重量v₀～v₈为5，v₉～v₁₇为3；优化搜索得到4个生成元为g₀＝2，g₁＝6，g₂＝7，g₃＝11。计算可得m＝B/L＝18，k＝A/L＝18。

步骤1：构造剩余类数对阵列

利用用7)式和8)式计算出剩余类数对第一个参数r_θ，γ和第二个参数q_θ，γ，将剩余类数对按照(2)排列，构成如下阵列：。

也可以由计算机搜索得到，搜索程序中

的存储结构为

步骤2：构造编码使能控制模块ROM中的数据。剩余类数对阵列存储结构

的第一行为

其中r元素的值为1，3，7，12，15，因此在编码使能控制模块地址为0的ROM中所存储的m＝18个数据为001001000010001010(左边是高位)。以此类推，

其中r元素的值为0，2，8，地址为17的ROM中所存储的最后一组数据为000000000100000101。由此，可以构造出ROM中的18组数据。

步骤3：设置各模块中的初值，主要是确定各子模块中L、m和k的值。编码使能控制模块ECEN的self-k需要设初值0(self-k自加到k＝18时回到0)，ROM中每个分组的数据长度设为m＝18位，共有k＝18个分组，并行输出端口设为一个分组(m＝18位)长度。校验位选择信号发生器模块要在self-L和chos-L中设置递增初值L＝8，chos-L中寄存器的长度设为

位。每个校验位计算与储存单元有L＝8个1位的寄存器阵列，校验位选择信号输入端口ch长度设为

比特。编码数据输出单元中的多路数据选择器有m+1＝19个输入端、self-(m+1)的初值设为1(self-(m+1)自加到m+1＝19时回到1)。

步骤4：设置m个PC_θ(θ＝0，1，...，m-1)的初始值。在m个PC_θ(θ＝0，1，...，m-1)中，chos-L和sum中

位寄存器的初值分别为[4+(θ+3)(θ+2)/2](modL)，self-L中

位寄存器的初值分别为[1+θ+3](modL)。

本发明适用于任意码长N＝A+B和码率R＝A/N，只要k×m只读ROM、B＝m×L个1位寄存器设计成实际要求的最大尺寸即可。以上举例仅用于说明本发明，而非对本发明的限制，有关技术领域的人员，在不脱离本发明的精神和范围的情况下，还可以做各种变化和变型，因此，所有基于剩余类数对的H^d矩阵构造方法和编码器结构均属于本发明的范畴，本发明的专利保护范围应由权利要求限定。

Claims (9)

1.一种IRA-LDPC码的构造方法，若所构造的IRA-LDPC码信息位长度为A、校验位长度为B，所构造的H^d矩阵的尺寸为B×A，所述H^d矩阵设定的约束条件为：(一)信息位长度A和校验位长度B存在大于1的公因数L；(二)H^d矩阵被分解为k个子矩阵每个子矩阵的尺寸是B×L，其中k＝A/L；(三)H^d矩阵的行重量只有一种，用u表示；(四)H^d矩阵的列重量最多有k种，最少是两种，分别用v₀，v₁，...，v_k-1表示；(五)每个子矩阵的第一列循环下移m位，得到第二列，作依次循环下移m位操作，得到整个H^d矩阵，其中m＝B/L，要求m+1是素数，这个操作等效于计算每个子矩阵

的第ρ列第ψ个“1”元素的行坐标

(六)H^d矩阵采用其紧凑形式的剩余类数对阵列

表示，剩余类数对阵列

的存储形式为阵列，其特征在于

和结构形式如(I)和(I’)式：

$\tilde{R}=\left[\begin{array}{c}(r_{\mathrm{1,0}},q_{\mathrm{1,0}})(r_{\mathrm{2,0}},q_{\mathrm{2,0}})(r_{\mathrm{3,0}},q_{\mathrm{3,0}})\\ (r_{\mathrm{4,0}},q_{\mathrm{4,0}})(r_{\mathrm{5,0}},q_{\mathrm{5,0}})(r_{\mathrm{6,0}},q_{\mathrm{6,0}})\\ \·\·\·\\ (r_{m-v_{\max }+1,u-1},q_{m-v_{\max }+1,u-1})\·\·\·(r_{m-3,u-1},q_{m-3,u-1})(r_{m-2,u-1},q_{m-2,u-1})(r_{m-1,u-1},q_{m-1,u-1})(r_{m,u-1},q_{m,u-1})\end{array}\right]$

$=\left[\begin{array}{c}(g_0^1,q_{\mathrm{1,0}})(g_0^2,q_{\mathrm{2,0}})(g_0^3,q_{\mathrm{3,0}})\\ (g_0^4,q_{\mathrm{4,0}})(g_0^5,q_{\mathrm{5,0}})(g_0^6,q_{\mathrm{6,0}})\\ \·\·\·\\ (g_{u-1}^{m-v_{\max }+1},q_{m-v_{\max }+1,u-1})\·\·\·(g_{u-1}^{m-3},q_{m-3,u-1})(g_{u-1}^{m-2},q_{m-2,u-1})(g_{u-1}^{m-1},q_{m-1,u-1})(g_{u-1}^m,q_{m,u-1})\end{array}\right]---\left(I^{,}\right)$

表达式(I)中每一列剩余类数对的数量是不等的，由各个子矩阵的列重量v₀，v₁，...，v_k-1确定；表达式(I)中每一行剩余类数对的数量是相等的，均为行重量u；阵列

的尺寸为m×k，阵列

中剩余类数对的总数为

由于k＞u，所以阵列

是稀疏的，阵列

中每一个位置的元素为一个整数对(r_θ，δq_θδ)，其中(r_θ，δq_θ，δ)∈{Φ}∪{(r_ψ，γq_ψ，γ)|ψ＝0，1，...，v_δ-1，γ＝0，1，...，u-1}表示阵列

中的一个元素，(r_ψ，γq_ψ，γ)是剩余类数对，Φ是空集；表达式(I’)中的

是阵列

的存储结构；构造剩余类数对阵列需要设计剩余类数对中的第一个参数r_θ，γ＝r_ψ，γ，设计r_θ，γ＝r_ψ，γ的方法是：对于m＝B/L且满足m+1是素数，基于有限域GF(m+1)上的有限循环乘群至少有u个生成元g₀，g₁，...，g_u-1，利用u生成元的1，2，...，m次幂，生成m×u个r_θ，γ＝r_ψ，γ元素，计算表达式如(II)式：

r_θ，γ＝r_ψ，γ＝[(g_γ)^θ+1-1](mod(m+1))    (II)

构造剩余类数对阵列

需要设计剩余类数对中的第二个参数q_θ，γ＝q_ψ，γ，可以利用式(II)r_θ，γ＝r_ψ，γ来设计q_θ，γ＝q_ψ，γ，q_θ，γ＝q_ψ，γ的计算方法如(III)式：

${\left[q_{\mathrm{\θ},\mathrm{\γ}}\right]}_{m\×u}=\left\{\begin{array}{cc}[u+(r_{\mathrm{\θ},\mathrm{\γ}}+3)(r_{\mathrm{\θ},\mathrm{\γ}}+2)/2]\left(\mathrm{mod}L\right)& \mathrm{\γ}=0,\mathrm{\θ}=\mathrm{0,1},...,m-1\\ [q_{\mathrm{\θ},\mathrm{\γ}-1}+\mathrm{\γ}+r_{\mathrm{\θ},\mathrm{\γ}}+3]\left(\mathrm{mod}L\right)& \mathrm{\γ}=\mathrm{1,2},...,u-1,\mathrm{\θ}=\mathrm{0,1},...,m-1\end{array}\right.---\left(\mathrm{III}\right)$

根据剩余类数对阵列

能够计算H^d矩阵中每一个“1”元素所在位置的行坐标，设H^d矩阵的第δ(δ＝0，1，...，k-1)个子矩阵

的第ρ(ρ＝0，1，...，L-1)列第ψ(ψ＝0，1，...，v_δ-1)个“1”元素的行坐标的计算表达式为(IV)式：

$e_{\mathrm{\ψ},\mathrm{\δ}}^{\mathrm{\ρ}}=(r_{\mathrm{\ψ},\mathrm{\δ}}+m\×q_{\mathrm{\ψ},\mathrm{\δ}}+m\×\mathrm{\ρ})\left(\mathrm{mod}B\right)---\left(\mathrm{IV}\right)$

最后，利用上述构成的H^d矩阵，即可得到系统形式H矩阵H＝[H^d H^p]，其中H^p矩阵具有确定的双对角线结构。

2.一种IRA-LDPC码的编码器，其特征在于，在包括CPLD和FPGA在内的可编程逻辑器件环境下的编码器硬件电路包括：编码使能信号生成模块、校验位选择信号发生器模块、校验位计算与存储模块、编码数据输出模块、主时钟输入端口、信息位数据串行输入端口、R/W控制信号输入端口和编码数据串行输出端口；

编码使能信号生成模块ECEN用于将阵列

中每个数对(r_θ，δq_θ，δ)的第一个元素r_θ，δ值，离线转换成m×k个二进制值，将这m×k个使能信号分成k个分组，每个分组m位使能信号并行输出至校验位选择信号发生器子模块和校验位计算与存储子模块，为它们提供使能控制信号E；

校验位选择信号发生器模块由m个并行的校验位选择信号发生器子模块PC_θ构成，θ＝0，1，...，m-1；校验位选择信号发生器子模块PC_θ用于计算出q_θ，γ元素的值，并由q_θ，γ元素的值确定位的选择信号ch输出，选通校验位计算与存储子模块PS_θ的L个1位寄存器阵列中的某一个寄存器参与

的计算与储存；

校验位计算与存储模块由m个并行的校验位计算与存储子模块PS_θ构成，θ＝0，1，...，m-1；m个PS_θ中的L个1位寄存器阵列用来完成B位校验位的中间结果

的计算与储存；m个PS_θ向编码数据输出模块输出y_θ～y_θ+(L-1)m，θ＝0，1，...，m-1；

编码数据输出模块DATA-OUT根据m个子模块PS_θ传来的

完成校验位的迭代累加计算，即p₀＝y₀，p₁＝p₀+y₁，p₂＝p₁+y₂，...，p_B-1＝p_B-2+y_B-1，并由编码数据串行输出端口d-out输出编码码字；

一个主时钟周期输入端口CLK，产生两个分频时钟，L分频时钟CLK1和m分频时钟CLK2；

一个1比特的信息位数据串行输入端口d-in，每个CLK周期输入一个信息位；

一个1比特的R/W控制信号输入端口，每个CLK周期产生一个R/W信号，有信息序列输入时，设置R/W＝0；无信息序列输入时，设置R/W＝1；

一个1比特的编码数据串行输出端口d-out，每个CLK周期输出一个编码位。

3.根据权利要求2所述的IRA-LDPC码的编码器，其特征在于，所述编码使能信号生成模块ECEN包括一个反相器，一个模k自加器self-k，一个ROM存储器，一个R/W控制信号输入端口，一个CLK1时钟输入端口，一个m位的并行输出端口；反相器将输入的R/W控制信号取反后作为self-k的使能端en输入；使能端en为0，self-k不工作，使能端en为1，self-k内的位寄存器的值每CLK1周期自增1，作为ROM存储器的地址索引adrs；ROM存储器的尺寸为k×m，用于存储k×m阵列中数对元素的状态，存储规则是：如果数对元素(r_θ，δq_θ，δ)是空集Φ，ROM中相应位置存0，如果(r_θ，δq_θ，δ)是剩余类数对，则相应位置存1，根据输入的地址索引adrs，ROM存储器并行输出m个使能信号E，作为校验位选择信号发生器子模块和校验位计算与存储子模块的使能信号。

4.根据权利要求2或3所述的IRA-LDPC码的编码器，其特征在于，所述校验位选择信号发生器子模块PC_θ(θ＝0，1，...，m-1)包括两个modL的自加器self-L和chos-L、一个寄存器sum和一个modL加法器adder-L，五个输入端口和一个校验位选择信号输出端口；五个输入端口分别是一个1比特的使能信号E输入端口和一个1比特的R/W读写控制信号输入端口以及三个时钟输入端口，CLK，CLK1和CLK2；校验位选择信号输出端口为

位并行的输出端口；

self-L中有一个设有初值的

位寄存器，该寄存器具有自加1功能和modL计算功能；self-L有一个使能信号E输入端口、一个时钟输入端口CLK1和一个连接到加法器adder-L的

位的并行输出端口，self-L中

位寄存器的初值设为[1+θ+3](modL)；

寄存器sum是一个设有初值的

位寄存器；sum有一个使能E输入端和一个时钟信号CLK1输入端，有一个连接到加法器adder-L的

位的并行输入端口，以及一个连接到加法器adder-L的

位的并行输出端口，sum的

位寄存器设初值为[u+(θ+3)(θ+2)/2](modL)；当使能信号E＝0时，sum不工作；当E＝1，CLK1工作在边沿时，sum将寄存器中的值输出到adder-L，并从adder-L的输出端接收新的值；当CLK1不工作在边沿时，sum寄存器中的值保持不变；

加法器adder-L是无进位的、具有modL运算功能的、两组

位并行输入的二进制加法器；adder-L有一个使能控制E输入端口和一个时钟信号CLK1输入端口；

自加器chos-L包含一个设有初值的位寄存器，具有自加1功能和modL计算功能，modL运算主要完成自加到L回0的任务，chos-L的

位寄存器设初值为[u+(θ+3)(θ+2)/2](modL)；有位并行输入端口和

位并行输出端口，两个输入控制信号即使能控制信号E和读写控制信号R/W，三个时钟信号输入端CLK、CLK1和CLK2。

5.根据权利要求2或3所述的IRA-LDPC码的编码器，其特征在于，所述校验位计算与存储子模块PS_θ(θ＝0，1，...，m-1)包括一个具有L个1位寄存器的阵列和一个两输入异或门；5种类型的输入端口：一个1位的使能信号E输入端口、一个1位的R/W控制信号输入端口、一个时钟信号CLK输入端口、一个

位的校验位选择信号输入端口和一个1位的信息位数据串行输入端口；一个1位的校验位数据串行输出端口；其作用是在chos-L输出的

位选择信号ch的控制下，m个PS_θ子模块完成B个校验位中间结果

值的计算与存储。

6.根据权利要求4所述的IRA-LDPC码的编码器，其特征在于，所述校验位计算与存储子模块PS_θ(θ＝0，1，...，m-1)包括一个具有L个1位寄存器的阵列和一个两输入异或门；5种类型的输入端口：一个1位的使能信号E输入端口、一个1位的R/W控制信号输入端口、一个时钟信号CLK输入端口、一个

位的校验位选择信号输入端口和一个1位的信息位数据串行输入端口；一个1位的校验位数据串行输出端口；其作用是在chos-L输出的

位选择信号ch的控制下，m个PS_θ子模块完成B个校验位中间结果值的计算与存储。

7.根据权利要求2或3所述的IRA-LDPC码的编码器，其特征在于，所述编码数据输出模块DATA-OUT包括一个具有m+1个输入端的多路数据选择器MUL、一个模m+1的自加器self-(m+1)、一个异或门和一个D触发器；有m+3个输入端口：一个1比特的R/W控制信号输入端口、一个CLK信号输入端口、一个1比特的信息位数据输入端口d-in和m个来自PS_θ的并行数据输入端口；一个1比特的编码数据串行输出端口d-out。

8.根据权利要求4所述的IRA-LDPC码的编码器，其特征在于，所述编码数据输出模块DATA-OUT包括一个具有m+1个输入端的多路数据选择器MUL、一个模m+1的自加器self-(m+1)、一个异或门和一个D触发器；有m+3个输入端口：一个1比特的R/W控制信号输入端口、一个CLK信号输入端口、一个1比特的信息位数据输入端口d-in和m个来自PS_θ的并行数据输入端口；一个1比特的编码数据串行输出端口d-out。

9.根据权利要求5所述的IRA-LDPC码的编码器，其特征在于，所述编码数据输出模块DATA-OUT包括一个具有m+1个输入端的多路数据选择器MUL、一个模m+1的自加器self-(m+1)、一个异或门和一个D触发器；有m+3个输入端口：一个1比特的R/W控制信号输入端口、一个CLK信号输入端口、一个1比特的信息位数据输入端口d-in和m个来自PS_θ的并行数据输入端口；一个1比特的编码数据串行输出端口d-out。

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