CN102414989B - 用于切换式电容器σ-δ调制器的2阶段增益校准与缩放方案 - Google Patents
用于切换式电容器σ-δ调制器的2阶段增益校准与缩放方案 Download PDFInfo
- Publication number
- CN102414989B CN102414989B CN201080018375.0A CN201080018375A CN102414989B CN 102414989 B CN102414989 B CN 102414989B CN 201080018375 A CN201080018375 A CN 201080018375A CN 102414989 B CN102414989 B CN 102414989B
- Authority
- CN
- China
- Prior art keywords
- capacitor
- input
- dac
- reference signal
- input signal
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Active
Links
- 239000003990 capacitor Substances 0.000 title claims abstract description 237
- 238000005070 sampling Methods 0.000 claims abstract description 107
- 238000004422 calculation algorithm Methods 0.000 claims description 73
- 230000005540 biological transmission Effects 0.000 claims description 47
- 238000000034 method Methods 0.000 claims description 26
- 230000008030 elimination Effects 0.000 claims description 8
- 238000003379 elimination reaction Methods 0.000 claims description 8
- 230000005611 electricity Effects 0.000 claims description 4
- 239000000523 sample Substances 0.000 description 32
- 238000006243 chemical reaction Methods 0.000 description 12
- 230000008859 change Effects 0.000 description 11
- 230000004087 circulation Effects 0.000 description 10
- 230000000875 corresponding effect Effects 0.000 description 10
- 230000007704 transition Effects 0.000 description 6
- YBJHBAHKTGYVGT-ZKWXMUAHSA-N (+)-Biotin Chemical compound N1C(=O)N[C@@H]2[C@H](CCCCC(=O)O)SC[C@@H]21 YBJHBAHKTGYVGT-ZKWXMUAHSA-N 0.000 description 5
- 238000010586 diagram Methods 0.000 description 5
- 238000005516 engineering process Methods 0.000 description 5
- FEPMHVLSLDOMQC-UHFFFAOYSA-N virginiamycin-S1 Natural products CC1OC(=O)C(C=2C=CC=CC=2)NC(=O)C2CC(=O)CCN2C(=O)C(CC=2C=CC=CC=2)N(C)C(=O)C2CCCN2C(=O)C(CC)NC(=O)C1NC(=O)C1=NC=CC=C1O FEPMHVLSLDOMQC-UHFFFAOYSA-N 0.000 description 5
- 230000001934 delay Effects 0.000 description 4
- 230000006870 function Effects 0.000 description 4
- 230000008569 process Effects 0.000 description 4
- 238000012935 Averaging Methods 0.000 description 3
- 230000008901 benefit Effects 0.000 description 3
- 230000010354 integration Effects 0.000 description 3
- 238000004321 preservation Methods 0.000 description 3
- 239000000243 solution Substances 0.000 description 3
- HIHOWBSBBDRPDW-PTHRTHQKSA-N [(3s,8s,9s,10r,13r,14s,17r)-10,13-dimethyl-17-[(2r)-6-methylheptan-2-yl]-2,3,4,7,8,9,11,12,14,15,16,17-dodecahydro-1h-cyclopenta[a]phenanthren-3-yl] n-[2-(dimethylamino)ethyl]carbamate Chemical compound C1C=C2C[C@@H](OC(=O)NCCN(C)C)CC[C@]2(C)[C@@H]2[C@@H]1[C@@H]1CC[C@H]([C@H](C)CCCC(C)C)[C@@]1(C)CC2 HIHOWBSBBDRPDW-PTHRTHQKSA-N 0.000 description 2
- 230000008878 coupling Effects 0.000 description 2
- 238000010168 coupling process Methods 0.000 description 2
- 238000005859 coupling reaction Methods 0.000 description 2
- 125000004122 cyclic group Chemical group 0.000 description 2
- 230000013011 mating Effects 0.000 description 2
- 238000013139 quantization Methods 0.000 description 2
- 238000004088 simulation Methods 0.000 description 2
- 230000009466 transformation Effects 0.000 description 2
- 235000017060 Arachis glabrata Nutrition 0.000 description 1
- 241001553178 Arachis glabrata Species 0.000 description 1
- 235000010777 Arachis hypogaea Nutrition 0.000 description 1
- 235000018262 Arachis monticola Nutrition 0.000 description 1
- 230000032683 aging Effects 0.000 description 1
- 238000004364 calculation method Methods 0.000 description 1
- 230000000295 complement effect Effects 0.000 description 1
- 238000012790 confirmation Methods 0.000 description 1
- 230000002596 correlated effect Effects 0.000 description 1
- 238000006073 displacement reaction Methods 0.000 description 1
- 230000000694 effects Effects 0.000 description 1
- 238000000605 extraction Methods 0.000 description 1
- 238000002347 injection Methods 0.000 description 1
- 239000007924 injection Substances 0.000 description 1
- 238000007689 inspection Methods 0.000 description 1
- 230000009022 nonlinear effect Effects 0.000 description 1
- 235000020232 peanut Nutrition 0.000 description 1
- 230000009467 reduction Effects 0.000 description 1
- 230000006641 stabilisation Effects 0.000 description 1
- 238000011105 stabilization Methods 0.000 description 1
- 238000005728 strengthening Methods 0.000 description 1
Classifications
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03M—CODING; DECODING; CODE CONVERSION IN GENERAL
- H03M3/00—Conversion of analogue values to or from differential modulation
- H03M3/30—Delta-sigma modulation
- H03M3/458—Analogue/digital converters using delta-sigma modulation as an intermediate step
- H03M3/464—Details of the digital/analogue conversion in the feedback path
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03M—CODING; DECODING; CODE CONVERSION IN GENERAL
- H03M1/00—Analogue/digital conversion; Digital/analogue conversion
- H03M1/06—Continuously compensating for, or preventing, undesired influence of physical parameters
- H03M1/0617—Continuously compensating for, or preventing, undesired influence of physical parameters characterised by the use of methods or means not specific to a particular type of detrimental influence
- H03M1/0634—Continuously compensating for, or preventing, undesired influence of physical parameters characterised by the use of methods or means not specific to a particular type of detrimental influence by averaging out the errors, e.g. using sliding scale
- H03M1/0656—Continuously compensating for, or preventing, undesired influence of physical parameters characterised by the use of methods or means not specific to a particular type of detrimental influence by averaging out the errors, e.g. using sliding scale in the time domain, e.g. using intended jitter as a dither signal
- H03M1/066—Continuously compensating for, or preventing, undesired influence of physical parameters characterised by the use of methods or means not specific to a particular type of detrimental influence by averaging out the errors, e.g. using sliding scale in the time domain, e.g. using intended jitter as a dither signal by continuously permuting the elements used, i.e. dynamic element matching
- H03M1/0663—Continuously compensating for, or preventing, undesired influence of physical parameters characterised by the use of methods or means not specific to a particular type of detrimental influence by averaging out the errors, e.g. using sliding scale in the time domain, e.g. using intended jitter as a dither signal by continuously permuting the elements used, i.e. dynamic element matching using clocked averaging
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03M—CODING; DECODING; CODE CONVERSION IN GENERAL
- H03M1/00—Analogue/digital conversion; Digital/analogue conversion
- H03M1/06—Continuously compensating for, or preventing, undesired influence of physical parameters
- H03M1/0617—Continuously compensating for, or preventing, undesired influence of physical parameters characterised by the use of methods or means not specific to a particular type of detrimental influence
- H03M1/0634—Continuously compensating for, or preventing, undesired influence of physical parameters characterised by the use of methods or means not specific to a particular type of detrimental influence by averaging out the errors, e.g. using sliding scale
- H03M1/0656—Continuously compensating for, or preventing, undesired influence of physical parameters characterised by the use of methods or means not specific to a particular type of detrimental influence by averaging out the errors, e.g. using sliding scale in the time domain, e.g. using intended jitter as a dither signal
- H03M1/066—Continuously compensating for, or preventing, undesired influence of physical parameters characterised by the use of methods or means not specific to a particular type of detrimental influence by averaging out the errors, e.g. using sliding scale in the time domain, e.g. using intended jitter as a dither signal by continuously permuting the elements used, i.e. dynamic element matching
- H03M1/0665—Continuously compensating for, or preventing, undesired influence of physical parameters characterised by the use of methods or means not specific to a particular type of detrimental influence by averaging out the errors, e.g. using sliding scale in the time domain, e.g. using intended jitter as a dither signal by continuously permuting the elements used, i.e. dynamic element matching using data dependent selection of the elements, e.g. data weighted averaging
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03M—CODING; DECODING; CODE CONVERSION IN GENERAL
- H03M3/00—Conversion of analogue values to or from differential modulation
- H03M3/30—Delta-sigma modulation
- H03M3/39—Structural details of delta-sigma modulators, e.g. incremental delta-sigma modulators
- H03M3/412—Structural details of delta-sigma modulators, e.g. incremental delta-sigma modulators characterised by the number of quantisers and their type and resolution
- H03M3/422—Structural details of delta-sigma modulators, e.g. incremental delta-sigma modulators characterised by the number of quantisers and their type and resolution having one quantiser only
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03M—CODING; DECODING; CODE CONVERSION IN GENERAL
- H03M3/00—Conversion of analogue values to or from differential modulation
- H03M3/30—Delta-sigma modulation
- H03M3/39—Structural details of delta-sigma modulators, e.g. incremental delta-sigma modulators
- H03M3/436—Structural details of delta-sigma modulators, e.g. incremental delta-sigma modulators characterised by the order of the loop filter, e.g. error feedback type
- H03M3/456—Structural details of delta-sigma modulators, e.g. incremental delta-sigma modulators characterised by the order of the loop filter, e.g. error feedback type the modulator having a first order loop filter in the feedforward path
Landscapes
- Engineering & Computer Science (AREA)
- Theoretical Computer Science (AREA)
- Compression, Expansion, Code Conversion, And Decoders (AREA)
- Analogue/Digital Conversion (AREA)
Abstract
本发明涉及一种∑-Δ调制器，其可具有：多个电容器对；多个开关，其用以将来自所述多个电容器对的任一对电容器选择性地耦合到输入信号或参考信号；及控制单元，其可操作以通过所述开关控制取样以在两个阶段中执行电荷传送，其中任一对电容器可经选择以指派给所述输入信号或所述参考信号，且其中在多个电荷传送之后，通过使所述电容器对循环地旋转来执行增益误差消除，使得在一旋转循环之后，每一电容器对已被指派给所述输入信号第一预定次数且还已被指派给所述参考信号第二预定次数。
Description
相关申请案交叉参考
本申请案主张2009年7月16日提出申请、标题为“(TWO-PHASE CALIBRATION AND SCALING METHOD，SYSTEM AND APPARATUS FOR SWITCHED-CAPACITOR SIGMA-DELTA MODULATOR)用于切换式电容器∑-Δ调制器的两阶段校准与缩放方法、系统及设备”的第61/226,049号美国临时申请案的权益，所述临时申请案以全文引用的方式并入本文中。
技术领域
本发明涉及模/数转换器，特定来说涉及∑-Δ调制器，且更特定来说涉及一种在无对转换时间的惩罚的情况下减小由于∑-Δ调制器中不匹配电容器的影响所致的增益误差的方式。
背景技术
当今，模/数转换器(ADC)在用于消费型应用、工业应用等的电子器件中广泛使用。通常，模/数转换器包含用于接收模拟输入信号并输出与所述模拟输入信号成比例的数字值的电路。此数字输出值通常呈并行字或串行数字位串的形式。存在许多类型的模/数转换方案，例如电压/频率转换、电荷再分布、Δ调制以及其它方案。通常，这些转换方案中的每一者均具有其优点及缺点。已经历日益增加的使用的一种类型的模/数转换器为切换式电容器∑-Δ转换器。
图1A展示∑-ΔADC的原理框图。环路滤波器10接收模拟输入值且连接到量化器20。所述量化器可产生单位输出或在其它实施例中可操作以产生可编码于n位的位流中的多个相异输出电平。将此单位输出或n位的位流反馈到DAC 30，DAC 30产生馈送到环路滤波器10的输出信号。在∑-Δ模/数转换器(ADC)中，位流(1位或多位)通常接着由数字抽取滤波器处理以产生表示输入信号的经抽取较高分辨率数字字。
在∑-Δ转换器中使用的任何高阶∑-Δ调制器的稳定输入范围限制于参考电压的一分数。在此稳定输入范围之外，误差变得非常大且调制器给出错误的结果。因此，信号必 须衰减以保持在此稳定输入范围中(S/R＜1)，其中S为信号电压且R为参考电压。最小衰减取决于调制器阶数及DAC中的电平数目，其通常为具有较大调制器阶数且具有较低数目个DAC电平的较大衰减。为了实现最终增益1，可在数字区段中补偿信号衰减。图1B展示取决于三阶1位∑-Δ调制器的经正规化差分输入值的量化噪声的分布的实例。此处，输入信号必须衰减到标称值的2/3以确保低噪声。高于此范围，调制器就变得不稳定。
在Δ-∑调制器的环路滤波器内部的电容器(或用于差分电压的电容器对)上对输入及DAC电压进行取样。然而，如果这些电压是在不同电容器上取样的，那么电容器的不匹配误差将在∑-ΔADC的输出结果上产生增益误差。为了防止此不匹配，解决方案之一是在相同电容器上对信号及DAC电压进行取样，以此方式不存在不匹配误差且消除了增益误差。然而，由于需要以S/R＜1比率按比例缩放输入，因此针对信号及DAC电压的电容器的大小必须不同。此技术的其它缺点是，无法在一个电容器上对两个电压进行取样，因此输入信号及DAC电压的取样必须一个接一个地完成，从而导致4阶段系统：2个阶段用以取样及传送来自输入信号的电荷，且接着2个阶段用以取样及传送来自DAC电压的电荷。此4阶段系统较不高效，因为取样是连续完成的且消耗比在并行完成DAC电压及输入电压取样的情况下更多的时间。
∑-Δ调制器的当今技术水准为实现低百万分率(ppm)水平的增益误差且减少用于对DAC及输入信号电压进行取样的电容器的不匹配的影响，将取样电容器划分成R个群组的相同大小电容器。在每一取样时，在前两个阶段期间使用若干个电容器群组S(其中S≤R)取样及传送输入信号电压。同时，R-S个电容器群组正对共模电压信号(或单端电路的接地)进行取样，所述信号对所传送总电荷的贡献为零。在最后两个阶段期间使用所有R个电容器群组来取样及传送DAC电压。此处通过使用此技术良好地实现S/R比率。为了使不匹配效应最小化，以某一序列在每一取样时在R个群组当中不同地选择S个电容器群组，使得所有R个电容器群组在某一时间周期之后已对输入信号取样相同量的次数。此序列是使输入电容器(对输入电压进行取样的电容器)旋转以对不匹配误差求平均，且如果针对某一量的取样完成平均值，那么此技术可将增益误差显著减小到低的ppm水平。
然而，每取样需要四个步骤(阶段)限制∑-Δ调制器的取样速率，及/或需要∑-Δ调制器的更加快速的操作速度(更快速计时及更高频率操作组件，其功率使用随之增加)以在所要的时间帧中完成信号转换。因此，需要一种∑-Δ调制器，其具有可使用仅两个阶段而非四个阶段的较快速取样速率且具有较小功率消耗同时维持非常低的增益误差
(2个阶段是可实现的最小数目，因为需要输入处的电荷的取样及传送)。
发明内容
根据一实施例，一种∑-Δ调制器可包括：多个电容器对；多个开关，其用以将来自所述多个电容器对的任一对电容器选择性地耦合到输入信号或参考信号；及控制构件，其可操作以通过所述开关控制取样以在两个阶段中执行电荷传送，其中任一对电容器可经选择以指派给所述输入信号或所述参考信号，其中在多个电荷传送之后，通过使所述电容器对循环地旋转来执行增益误差消除，使得在一旋转循环之后，每一电容器对已被指派给所述输入信号第一预定次数且还已被指派给所述参考信号第二预定次数。
根据另一实施例，所述∑-Δ调制器可进一步包括用以将共模电压选择性地耦合到选定对的电容器的开关。根据另一实施例，所述∑-Δ调制器可包括多个输入级，每一级包括与若干开关相关联的一电容器对且接收所述输入信号、所述参考信号及所述共模电压。根据另一实施例，所述参考信号可由数/模转换器提供。根据另一实施例，所述参考信号还可由电压参考源提供，且每一输入级包括由所述控制构件控制的数/模转换器。根据另一实施例，所述数/模转换器可为单位或多位数/模转换器(DAC)，其中所述DAC的输出值控制所述将所述输入信号或所述参考信号分别指派给至少一对电容器，使得针对序列取样的相同DAC输出值，根据预定义的旋转循环序列而依序将所述输入信号指派给所述多个电容器对中的不同对，且将所述参考信号依序指派给所述多个电容器对中的相应其它对。根据另一实施例，针对电荷传送，在充电阶段期间，在一对电容器的一侧上耦合输入信号或参考信号并在所述对电容器的另一侧上耦合共用接地电位，且在传送阶段期间，将所述对电容器的所述一侧彼此连接或者与经反相的输入或参考信号耦合。根据另一实施例，针对零电荷，在充电阶段期间，将所述对电容器的一侧彼此连接并在所述对电容器的另一侧上耦合所述共用接地电位，且在传送阶段期间，再次将所述对电容器的所述一侧彼此连接。根据另一实施例，所述∑-Δ调制器还可包括两对以上电容器，其中增益是通过指派给所述输入信号的电容器对的数目与指派给所述参考信号的对的数目的比率而实现的。根据另一实施例，所述∑-Δ调制器还可包括通过可控切换网络与所述输入级的输出耦合的差分运算放大器。根据另一实施例，所述∑-Δ调制器可进一步包括可选择性地切换到所述差分放大器的负或正反馈环路中的第一及第二反馈电容器。
根据另一实施例，一种使用多个电容器对在∑-Δ调制器中执行电荷传送的方法可包 括：提供至少两个电容器对以指派给输入信号及参考信号；通过组合所述输入信号的取样与至少一个电容器对且并行地组合所述参考信号的取样与至少另一个电容器对来执行取样，其中在两个阶段中执行取样；针对后面的取样使所述电容器对旋转，以便在多个取样之后执行增益误差消除，其中在一旋转循环之后，每一电容器对已被指派给所述输入信号第一预定次数且还已被指派给所述参考信号第二预定次数。
根据所述方法的另一实施例，在第一取样期间，使用第一电容器对在充电阶段及传送阶段中对输入信号进行取样，且使用第二电容器对在充电阶段及传送阶段中与所述输入信号并行地对参考信号进行取样；在后面的取样期间，使用所述第二电容器对在充电阶段及传送阶段中对输入信号进行取样，且使用所述第一电容器对在充电阶段及传送阶段中与所述输入信号并行地对参考信号进行取样。根据所述方法的另一实施例，所述方法可进一步包括将每一对电容器与以下各项中的一者耦合：正输入信号线、负输入信号线、正参考信号线、负参考信号线及共用接地电位。根据所述方法的另一实施例，针对电荷传送，在充电阶段期间，可在一对电容器的以其它方式与共用接地电位耦合的一侧上连接所述输入信号或参考信号，且在传送阶段期间，将所述对电容器的所述一侧彼此连接或将所述一侧与经反相的输入或参考信号耦合。根据所述方法的另一实施例，针对零电荷传送，在充电阶段期间，将一对电容器的一侧彼此连接并在所述对电容器的另一侧上连接所述共用接地电位，且在传送阶段期间，再次将所述对电容器的所述一侧彼此连接。根据所述方法的另一实施例，可提供两个以上电容器对，所述方法可包括以下步骤：在第一取样期间，从多个电容器对中选择第一子集电容器对以用于在充电阶段及传送阶段中对输入信号进行取样，并从所述多个电容器对的剩余电容器对中选择第二子集以用于在充电阶段及传送阶段中与所述输入信号并行地对参考信号进行取样；针对后面的取样重复所述步骤，其中选择不同于先前所选择的第一及第二子集的另一第一及第二子集电容器对。根据所述方法的另一实施例，可提供两个以上电容器对，所述方法可包括以下步骤：确定所述∑-Δ调制器中的数/模转换器级的输出值；针对每一输出值：在第一取样期间，当所述数/模转换器产生所述输出值时，从多个电容器对中选择第一子集电容器对以用于在充电阶段及传送阶段中对输入信号进行取样，并从所述多个电容器对的剩余电容器对中选择第二子集以用于在充电阶段及传送阶段中与所述输入信号并行地对参考信号进行取样；针对后面的取样重复所述步骤，在此期间所述数/模转换器产生所述输出值，其中根据所述输出值的预定序列而选择不同于先前所选择的第一及第二子集的另一第一及第二子集电容器对。根据所述方法的另一实施例，所述第一子集可包括多个电容器对，且所述第二子集可包括来自所述两个以上电容器对的所述剩余电容器对。 根据所述方法的另一实施例，可通过指派给所述输入信号的电容器对的数目与指派给所述参考信号的对的数目的比率来实现增益。
附图说明
图1A展示∑-Δ模/数转换器的一般框图；
图1B展示图1A的∑-Δ模/数转换器的典型量化噪声分布对输入信号与参考信号的比率，所述转换器具有三阶环路及单位DAC；
图2展示供在使用执行增益缩放与增益误差消除的2阶段算法的∑-ΔADC中使用的差分电压前端级的一般实施例；
图3A展示供在使用执行增益缩放与增益误差消除的2阶段算法的∑-ΔADC中使用的差分电压前端级的第一更详细实施例；
图3B展示供在使用执行增益缩放与增益误差消除的2阶段算法的∑-ΔADC中使用的差分电压前端级的第二更详细实施例，其中电压参考直接连接到切换输入级且其中切换输入级在内部执行DAC功能；
图4展示在不同的可能模拟输入电压当中进行选择以在单位电容器上取样的切换输入级单元的的典型实施例；
图5a到5h展示在执行增益缩放与增益误差消除的2阶段算法中对应于输入级处的每一可能电荷传送的开关命令的不同时序图；
图6展示在每一级的可能状态的不同实例的情况下输入切换级的状态的循环表示(在此表示中输入级的数目限制5)；
图7展示用以执行2阶段增益缩放与增益误差消除的不取决于DAC输入状态的旋转算法的实例；
图8a及8b展示用以执行2阶段增益缩放与增益误差消除但取决于DAC输入状态的旋转算法的另一实例；
图9展示取决于DAC状态(DAC输入相依算法)且执行增益缩放与增益误差消除的旋转算法的状态图。
具体实施方式
根据各种实施例，可通过以下方式实现一种可每一取样使用仅两个阶段而非四个阶段且具有较小功率消耗(由于对调制器中存在的放大器的带宽的要求较不严格)同时维 持ppm范围中的非常低增益误差的∑-Δ调制器：在调制器的前端级中的不同电容器集合上同时并行地对DAC信号及输入信号进行取样，且使用经定义的算法在每一取样时使这些电容器旋转以对不匹配误差求平均。
同时并行地对DAC信号及输入信号进行取样使得能够从四个阶段减少到两个阶段，且旋转算法通过调制器环路中的积分而确保在某一数目个取样之后的恰当增益误差消除。
根据本发明的教示内容，在每一取样时使电容器旋转意味着指派不同的电容集合传送来自不同输入信号(ADC输入、DAC输出或共模电压)的电荷且在已完全传送所述电荷之后的每一取样之间改变此指派。
根据本发明的教示内容，为了执行呈形式S/R的缩放因子，必须将输入级取样电容器分成N个单位大小电容器，使得在每一取样时将选择S个单位大小电容器的群组以从输入信号传送电荷，将选择R个单位大小电容器的群组以从DAC传送电荷，且如果单位电容器的总数N高于R+S那么将选择电容器中的剩余部分以从共模信号传送电荷，且那么所述剩余部分将不会给前端级中所传送及积分的总电荷带来任何贡献。
根据本发明的教示内容，基本电容器的指派的旋转可遵循为如下的任何算法：导致在任何取样时遵守缩放因子S/R(始终针对输入指派S个电容器且针对DAC指派R个电容器)且确保给输入的指派的数目除以给DAC的指派的数目的比率在某一数目个取样之后在每一电容器上趋于S/R。
根据本发明的教示内容，此旋转的目的是在调制器中实现准确的S/R增益且克服单位大小电容器之间的模拟过程所固有的不匹配误差。在于每一循环之间不使电容器对旋转的情况下，S/R比率的准确度将限制于大约0.1％的典型值。相比之下，通过使电容器旋转，转换可甚至借助简单的旋转算法也达到ppm水平的准确度，只要平均来说取样电容器中的每一者被指派给输入信号是被指派给DAC的S/R倍即可。
可在R+S个取样中完成用于实现准确S/R比率的简单旋转算法，其中在每一取样时将S个电容器指派给输入信号且将R个电容器指派给DAC信号。如果将电容器命名为C1、C2…CR+S，那么在第一取样内针对输入信号指派选择的S个电容器可仅为C1…CS电容器，其中的剩余部分被指派给DAC。在第二取样时，电容器C2…CS+1将被指派给输入且CS+2…CR+S及C1将被指派给DAC，等等。在第R+S取样时，将CR+S及C1…CS-1指派给输入且将CS…CR+S-1指派给DAC。总计，每一电容器在R+S个取样的时间周期期间已经历输入指派S次且经历DAC指派R次，此在输入与DAC电荷传送之间引起S/R的缩放因子。
如果认为在旋转算法期间输入是稳定的(认为输入信号带宽比取样频率低得多，在∑-ΔADC中通常为如此情况)，那么即使电容器在其之间具有不匹配误差由这R+S个周期引起的增益缩放也为S/R，这是因为每一电容器检验输入与DAC指派之间的S/R比率。
然而，如果在旋转算法期间DAC不取得相同输入(即，在∑-Δ调制器中位流不恒定)，那么由于在每一取样时所传送的电荷还取决于DAC输入且由于位流与DAC电容器指派算法不相关，因此可引起非线性误差。为了克服此问题，根据各种实施例，可使用DAC相依算法使得旋转算法确保针对每一DAC输入值在每一电容器上的电容器指派都实现S/R比率。此导致较长的旋转算法且将可能状态的数目乘以可能DAC电平的数目，但会校正任何非线性影响。
为了最优的增益误差消除，根据各种实施例，导致输入与DAC之间的电容器指派的S/R比率的每一旋转算法应在模/数转换所允许的数目个取样内完成。然而，此条件可很少达到，这是因为每转换固定数目个取样及可为位流相依且导致的旋转且所进行的取样的理想数目为S+R的倍数。在大多数情况下，每转换的取样数目(过取样比率：OSR)与完成旋转并完全消除增益误差的取样数目(通常为R+S)之间的比率并非整数且导致增益误差的余数，此余数为小的，只要此比率为大的。在此情况下，增益误差仍减小大的倍数但并不被完全消除，增益误差减小随着OSR变大而趋于更大。
使用每转换仅两个阶段而非四个阶段使调制器的吞吐速率加倍或需要调制器中的放大器的单位增益带宽的一半，因此减少操作功率要求。迄今为止，对信号及参考使用同一电容器集合的两阶段转换循环限制于针对其信号与参考共享同一接地的单端调制器或针对其信号与参考具有完全相同的共模的差分调制器。通常已知单端解决方案遭受不良电源抑制且不再使用所述方案。此外，两阶段转换循环解决方案限制于单极电压，除非提供充分准确的+VREF及-VREF电压。然而，其中信号与参考电压具有完全相同的共模电压的应用是稀有的。因此，对信号及参考使用同一电容器集合的常规两阶段转换循环导致仅仅勉强够格的性能。
根据本发明的教示内容，此处所描述的增益误差消除算法在每一转换内发生且不需要执行额外取样时间或额外转换。与消除给定外部条件集合(温度、电源电压…)的增益误差但在条件变化时需要再次执行的简单数字校准相比，此技术允许随着条件改变而不断地消除增益误差，因为在转换过程内消除“即时地”发生。
图1A展示∑-Δ模/数转换器的一般框图，其中输入信号与DAC输出信号可为差分信号，环路滤波器可并入有一个或多个反馈或前馈环路。输入信号始终带有正号，且 DAC带有负号，因为其充当反馈以便使∑-Δ环路稳定。
图1B展示图1A的∑-Δ模/数转换器(所述转换器具有三阶环路及单位DAC)的典型量化噪声分布对输入信号与参考信号的比率，其证实在输入处需要缩放因子以确保调制器在整个输入动态范围上的稳定性。
图2展示供在使用旋转电容器的∑-Δ调制器中使用的前端的第一一般实施例。此处，将差分输入信号VINP、VINM、差分参考信号VREFP、VREFM及共模电压VCM馈送到输入切换单元101。切换单元101包括相应开关及多个电容器对或一电容器对集合以对去往相应电容器的输入信号、参考信号或共模电压进行取样，如下文将更详细解释。切换单元101可包括可连接到单元101的输出的多个电容器对。在一个实施例中，切换单元101可包括两对电容器，其中每一对可耦合到输入信号、参考信号或共模电压。然而，可提供更多电容器对。单元101可操作以从集合中选择相应对以连接到输入信号、参考信号或共模电压，此取决于由切换控制单元110提供的控制信号。切换单元101提供单个差分输出信号，可通过另一切换网络(举例来说，开关105及109)将所述单个差分输出信号馈送到差分放大器140，如下文将关于图3A及3B更详细地解释。存在提供单元101中的电容器的耦合的许多方式。因此，切换控制单元150产生与所必需的一样多的控制信号以控制单元101中的开关。举例来说，如果单元101包含10个开关，那么控制单元110可产生10个不同信号。然而，如果以互补方式控制某些开关(此意味着当一个开关接通时，另一开关始终关断且反之亦然)，那么可由控制单元110产生较少控制信号，且切换单元101可包含相应反相器以从共用控制信号产生必需的控制信号。
图3A展示供在使用2阶段缩放与增益误差消除算法的∑-Δ调制器中使用的差分电压前端的第一更详细实施例。同样，前端级100是既定为图1A中的环路滤波器10的前端的积分器级。此积分器级的结构是经典的，因为其为由后跟具有反馈电容器130a及130b的差分运算放大器140的切换式输入电容器级101构成的传统差分结构，反馈电容器130a及130b存储在输入电容器上取样的电荷并对所述电荷进行积分。开关107a、107b、108a及108b在处于复位模式中时对存储于反馈电容器上的电荷进行复位，而开关106a及106b在处于操作中时维持开关107与108中间的固定共模电压VCM(在块外部产生)以避免穿过其的泄漏电流。所述开关所必需的所有计时及控制信号均由切换控制块110提供。
每一取样由两个阶段P1及P2(P1为取样阶段且P2为传送阶段)构成，所述两个阶段由用于移除电荷注入问题的非重叠延迟分离。在阶段P1上，接通开关105a、105b及105c，从而在块101的输出处强制共模电压。在此阶段期间，关断开关109a及109b。 接着，在非重叠延迟之后，在存在于切换输入块101内部的输入电容器104a、104b上对输入电压进行取样。在另一非重叠延迟之后，在阶段P2上，关断105a、105b及105c且可在阶段P2上对另一输入电压进行取样。接着，接通开关109a及109b，且所取样的电荷借助差分放大器140而传送到电容器130a及130b并实现所要的积分功能。
根据各种实施例，将∑-ΔADC差分输入信号VIN＝VINP-VINM、差分DAC输出(VDAC＝VDACP-VDACM)及共模信号VCM馈送到包括N(N为整数)个输入级102的输入切换式电容单元101，这些级中的每一者由后跟以差分方式连接的等值电容器集合104a及104b的切换输入级103构成。这些级103中的每一者由切换控制块110独立控制。在每一取样时，这些输入级指派模拟电压(VIN、VDAC或VCM)中的一者以在电容器104a及104b上取样并传送到电容器130a及130b。此指派的选择在切换控制块110中界定且遵循可在每一取样时使其变化的旋转算法。
为了在此输入级中实现缩放因子S/R，在每一取样时，指派数目S个输入级以在104a、104b对应电容器上的取样期间对ADC输入进行取样，且指派R个输入级以对DAC输出进行取样，所述级中的剩余部分N-(R+S)连接到共模电压VCM，使得其在传送阶段期间不贡献任何额外电荷。所有电容器104a及104b为并联的，在所有电容器具有相同单位电容C的情况下所取样的总电荷等于C*S*VIN-C*R*VDAC＝R*C*(S/R*VIN-VDAC)，此展示在输入级100的此实施例中实现输入与DAC所取样电荷之间的S/R缩放因子。为进一步简单起见，N-(R+S)个未用的电容器(传送零电荷)在整个转换期间将仅被指派给VCM。所述未用的电容器将仅在需要另一缩放因子的情况下使用且其将不为旋转算法的一部分。
由于电容104具有由于模拟过程所致的不匹配误差，因此用于DAC或输入信号电荷传送的R+S个电容器的每一电容值可写成Ci＝C+ei，其中ei是第i个电容器的不匹配误差。此处，所有R+S个电容器上的误差ei的和等于0(如果其并非此情况，那么可通过改变C的值而始终返回到此情况)。和C*S*VIN-C*R*VDAC将被修改为C*S*VIN-C*R*VDAC+(e1+…+eS)*VIN-(eS+1+…+eS+R)*VDAC。最后的两个项表示由于电容器的不匹配而传送的电荷误差。应注意，此电荷取决于三个项目：输入信号、DAC输出信号及用以对输入信号或DAC信号进行取样的R+S个电容器104的重新分配(或指派)的选择。由于认为在每一取样期间输入为稳定的(或处于比取样频率低得多的频率下)，因此保持对仅两个变量求平均以便实现可从在转换期间传送的电荷总和中消除的电荷误差。
关于图2及图3A、3B，在每一取样时，由切换控制块110控制的旋转算法确保将S 个切换级指派给ADC输入、将R个级指派给DAC输出且将N-(R+S)个级指派给共模且此指派变化，使得平均来说在充足量的取样内，每一级中有效地用于对电荷进行取样的电容器104a及104b(舍弃可一直连接到电荷传送贡献为零的共模电压的电容器)已被指派对信号进行取样是被指派对DAC电压进行取样的S/R倍。如果认为在旋转算法期间DAC电压为稳定的，那么使用所有误差项的和等于0的性质，在电荷传送中误差项的所有排列内的和在旋转循环结束时将等于零。
举例来说，以简单旋转及S/R缩放因子，在1号取样中，e1*VIN…eS*VIN为相对于输入信号的误差项，且eS+1*VDAC…eS+R*VDAC为相对于DAC信号的误差项，可将误差项写为先前所陈述的(e1+…+S)*VIN-(eS+1+…+eS+R)*VDAC。在第二取样中，将每一电容器的指派移位一个计数，使得可将误差项写成：(e2+…+eS+1)*VIN-(eS+2+…+eS+R+e1)*VDAC。在第R+S个取样时，可将误差项写成：(eR+S+e1…+eS-1)*VIN-(eS+…+eS+R-1)*VDAC。在此情况下(假定VIN及VDAC为常数)，在R+S个取样之后电荷误差项的总和为S*(e1+…+eS+R)*VIN-R*(e1+…+eS+R)*VDAC，由于误差ei的和等于零，因此所述总和等于零。此证实，当DAC稳定时，电容器104的指派的简单循环移位当在输入处需要DAC与输入信号之间的缩放因子S/R时仅R+S个取样之后就消除由电容器不匹配引起的增益误差。
为了在DAC输入不稳定(此为一般情况)时克服可能的非线性问题，此旋转算法可经增强以取决于DAC输入电平，使得针对对应于DAC输出电压VDACk的每一不同输入电平k(或位流状态)，将应用遵循与上文相同的规则的单独循环旋转算法，因为在此单独算法内，现在可认为DAC电压是恒定的。在此情况下，只有在单独地消除与每一VDACk相关的所有误差项的情况下才可消除总误差项。
在任一情况下，当转换包含足够大数目个取样时(当OSR＞＞(S+R)*nlev时，其中nlev为DAC中的可能电平的数目，OSR为过取样速率或每转换的取样总数)，就所传送的总电荷来说可忽略误差项使得整体增益误差现在达到所要的低ppm误差水平。
图3B表示其中DAC功能直接由N个切换输入级103执行的相同输入级100。这些级连接到在输入级100外部产生的差分电压参考源。此处切换输入级103简单地由连接到差分电压参考的DAC及可在DAC的输出、ADC差分模拟输入信号与共模电压之间切换的模拟多路复用器构成。积分器的剩余部分类似于图2，且此块以与图2相同的方式执行2阶段缩放与增益误差消除旋转算法。
图4表示可在图3A及图3B两者中使用以便实现对输入取样电容器104的电压指派的切换输入级103的可能实施例。按照第7102558号美国专利“用于切换式电容器∑-Δ模/数转换器的五电平反馈数/模转换器(Five-level feed-back digital-to-analog converter for a switched capacitor sigma-delta analog-to-digital converter)”的教示内容，此电路还可用作具有多达五个输出电平的DAC。此电路为简单的差分模拟多路复用器且通常可指派选自VCM、VINP、VINM、VREFP、VREFM的输入信号到输出OUTM及OUTP的任一耦合，其中具有将输出OUTP与OUTM短接在一起的可能性。所有开关命令均由切换控制块110与对信号进行取样并将所述信号传送到积分器输出所必需的两个阶段同步地产生。
在图4中，OUTP信号可分别通过开关210a、220a、230a、240a、250a连接到电压VCM、VINP、VINM、VREFP、VREFM。当这些开关中的任一者接通时，所有其它开关关断以避免模拟输入之间的短路。同时，OUTM信号可分别通过开关210b、230b、220b、250b、240b连接到电压VCM、VINP、VINM、VREFP、VREFM。类似地，当这些开关中的任一者接通时，所有其它开关关断以避免不同模拟输入之间的短路。开关260可将两个输出OUTM与OUTP短接在一起。在此情况下，开关210可取决于OUTM及OUTP信号是否需要连接到VCM电压而关断或接通。
在复位状态中，210及260开关接通，而所有其它开关关断，使得电容器104a及104b上不存储差分电荷。在转换期间，在两个阶段(P1：取样，P2：传送)中的每一者期间，通过以下方式选择差分电压并在104a及104b电容器上对其进行取样：接通开关210a、220a、230a、240a、250a中的一者及开关210b、230b、220b、250b、240b中的一者从而使所有其它开关关断，或者接通260且使所有其它开关关断。在两个阶段之间，在非重叠延迟期间，所有开关关断。
在其中DAC连接到切换输入级103的图3A情况下，图5a、5c、5g表示复位状态(用于不参与电荷传送的电容器)及借助对来自输入信号、DAC输出或共模电压的电荷进行取样及传送所需要的所有相关联数字开关命令的可能电荷传送。
图5a用于在开关105接通且开关109关断时对存储于电容器104上的电荷进行复位。在此情况下，在电容器104的两个端处施加VCM电压，此确保这些电容器的恰当放电。选择此配置将相当于停用对应切换输入级。调制器将表现得似乎此级不存在，因为其不传送任何电荷。
图5c描述C*VIN＝C*(VINP-VINM)的电荷传送。此传送是在电容器104集合由切换控制单元指派以对来自∑-ΔADC的差分输入的电荷进行取样及传送时施加的。在阶段P1中，开关220接通，而103切换单元中的所有其它开关关断，此对104电容器上的电荷C*VIN＝C*(VINP-VINM)进行取样。在阶段P2中，通过接通的开关260将OUTM与OUTP短接在一起。在块103中所有其它开关关断(包含开关210)，此保证不通过电荷传送而传送输入共模。
图5g描述-C*VREF＝-C*(VREFP-VREFM)的电荷传送。此传送是在电容器104集合由切换控制单元指派以对来自∑-ΔADC的差分输入的电荷进行取样及传送时施加的。在阶段P1中，开关250接通，而103切换单元中的所有其它开关关断，此对104电容器上的电荷-C*VREF＝-C*(VREFP-VREFM)进行取样。在阶段P2中，通过接通的开关260将OUTM与OUTP短接在一起。在块103中所有其它开关关断(包含开关210)，此保证不通过电荷传送而传送输入共模。电荷的传送由于如图1中所展示的反馈环路的负号而为-C*VREF，其中DAC输出由环路滤波器10取为负。
上文所描述的传送(对应于图5a、5c及5g)足以当在切换单元103的外部产生DAC输出电压(此为图2的情况)时涵盖旋转算法的所有情况。然而，可代替传送5c及5g而想象两倍于所述电荷的传送，此导致在传送期间通过因子sqrt(2)改进的信噪比。关于图5d及5h来描述这些电荷传送。如果使用这两个传送来代替图5c及5g中所描述的传送，那么在输入信号与DAC之间仍遵守缩放因子，但在积分器中实现增益2。可通过使反馈电容器130的大小加倍而将此增益设定回到1。
在图5d及5h两者中，第一阶段等同于图5c及5g，使得在第一阶段结束时，在电容器104上对电荷C*VIN或-C*VREF进行取样。在第二阶段中，差异为代替通过开关260短接电容器104，将电容器104连接到与在第一阶段中相反的电压(对于图5d为-VIN，且对于图5h为+VREF)。借助此连接，所传送电荷(为在两个阶段之间加载于104电容器上的电荷的差)是当在第二阶段上将电容器短接在一起时的两倍。此原理类似于产生特此以引用方式并入本文中的第7102558号美国专利“用于切换式电容器∑-Δ模/数转换器的五电平反馈数/模转换器”的原理，其中在每一取样的两个阶段内形成五个电平。
由于可在图5c、5d、5g及5h中在每一电容器104上实现单或双电荷传送，因此此性质可用于通过在输入信号电荷传送或DAC电荷传送中设定双传送同时分别在DAC电荷传送或输入信号电荷传送上设定单电荷传送而容易地实现1/2或2的增益缩放因子。另一使用可简单地为通过在每一电荷传送上设定双传送(通过仅使用5d及5h图)而改进信噪比。在双传送期间，DAC及输入信号源需要能够提供足够电流以克服跨越104电容器的规律单传送电压差的两倍，使得跨越每一电容器104的电压仍遵守比每一阶段定时(通常为取样周期的一半)低的稳定时间。
如图3B中所展示，简单差分电压源可连接到每一级103的参考输入，且在此情况下，每一级包括由开关控制块110控制的DAC，开关控制块110接收位流且因此接收DAC输入。在此情况下，所述DAC的分辨率可限制于通常为2的小数目个输出电平(1位DAC)。此限制来自以下事实：每一切换级103需要包括一DAC，且因此甚至在相 对小数目N个级103的情况下实施也仅有简单的DAC为实际的。
图4可用于在给ADC输入电压或共模电压的必需指派的同时实现1位DAC以执行两阶段缩放与增益误差消除算法。图5e及5g展示执行对应于将在电容器104上对+VREF或-VREF进行取样的1位DAC的两个可能输出电平的C*VREF或-C*VREF的电荷传送所需的开关命令信号。两个图5e与5g之间的仅有差异为，在第一阶段期间接通的开关为开关240或250，从而分别将VREF电压或-VREF电压连接到电容器104。
按照第7102558号美国专利“用于切换式电容器∑-Δ模/数转换器的五电平反馈数/模转换器”的教示内容，图4还可用于在给ADC输入电压或共模电压的必需指派的同时实现五电平DAC以执行两阶段缩放与增益误差消除算法。图5b、5e、5f、5g及5h展示执行对应于将在电容器104上对0、+VREF、-VREF、+2VREF或-2VREF进行取样的五电平DAC的两个可能输出电平的C*0、C*VREF、C*2VREF、C*(-VREF)及C*(-2VREF)的电荷传送所需的开关命令信号。这些开关命令信号类似于在上文提及且此处作为引用参考而包含的美国专利中所展示的信号。在此情况下，为了具有恰当缩放因子S/R，图5d应用于执行将ADC输入信号指派给电容器104，使得将实现双电荷传送且使得在输入信号与DAC信号电荷传送之间将不实现额外增益因子(五电平DAC也能够产生关于图5g及5h的双电荷传送)。
图6展示在给定取样号期间每一电容器对104的指派的简单表示。图6a大体展示在给定取样号时N个输入级的循环表示的实例。在图6a中，级103的数目N等于5，可提供五对A、B、C、D及E电容器104，如图3B中所展示。可将每一对指派给ADC输入信号或参考信号(此处在每一输入级103内部执行DAC功能)或共模信号(使得其不贡献于电荷传送)。表示用于ADC输入信号电荷传送的开关命令的图可为5c及5d。表示用于参考或DAC电荷传送的开关命令的图可为5b、5e、5f、5g及5h。表示用于共模指派的开关命令的图为5a。这三种情况中的每一者由具有如图6中所展示的循环图的不同填充图案表示。举例来说，在图6b中，N＝5且输入级称为A、B、C、D及E。A、B、C用于参考或DAC，D用于信号且E是未用的。增益缩放为1/3(输入信号级的数目/参考信号级的数目)。在图6c的配置中，C用于参考或DAC，A、B用于信号，D及E是未用的。增益缩放为2(在此配置中，输入级正放大信号)。在图6b中的第一实例上，将电容器对A、B及C指派给电压参考输入，而将电容器对D指派给ADC输入，且电容器对E是未用的并保持在如图5a中所描述的复位状态中。则在ADC输入与参考输入之间增益缩放因子(由于单或双电荷传送而不对潜在增益1/2或2进行计数)为1/3。在图6c中的最后一个实例上，将电容器对A、B指派给ADC输入，而将电容器对C指 派给电压参考输入，且电容器对D及E是未用的并保持在如图5a中所描述的复位状态中。则在ADC输入与参考输入之间增益缩放因子(由于单或双电荷传送而不对潜在增益1/2或2进行计数)为2。
缩放因子S/R可低于1以便确保高阶调制器的稳定性但其还可高于1以便在系统中产生额外增益且能够在∑-ΔADC输入处解析较小信号。可在每一转换内不同地设定指派选择(及因此S/R比率)，使得借助相同数目个电容器对可能有多个增益。因以下事实而使得此情形成为可能：一些电容器对可经停用且因此将不贡献于电荷传送且将不修改S/R比率。在图6实例中的每一者中，保持在复位状态中的电容器不修改缩放因子，但可在将实现另一增益的情况下在另一配置中使用。
图7展示使用五个电容器对及缩放因子2/3的DAC独立旋转算法的简单表示。此处，在任一取样时，将两个电容器对指派给ADC输入电荷传送，且将三个电容器对指派给参考电荷传送。在复位状态中(0号取样)，将所有电容器连系到VCM(使用图5a命令)。在第一取样时，将电容器对A及B指派给ADC输入，且将电容器C、D及E指派给参考电荷传送。
在此简单旋转算法中，指派将在每一取样时移位一个单位，使得在如图7中所展示的第二取样中，电容器B及C将指派给ADC输入，且电容器D、E及A将指派给参考输入。在五个取样之后，将电容器E及A指派给ADC输入，且将电容器B、C及D指派给参考输入。在这R+S＝5个取样之后，已给每一电容器对指派ADC输入恰好S＝2次且指派参考输入R＝3次，从而确保即使电容器展示不匹配误差，在每一电容器对上也很好地遵守S/R＝2/3比率。如果认为在此R+S个取样的集合期间VIN及VREF是恒定的，那么在积分器的输出处完全消除增益误差。在R+S个取样之后，旋转算法取得与第一取样上相同的状态且在具有OSR个取样(通常，OSR＞＞R+S)的整个转换期间继续其移位。
作为第一缺点，如果旋转算法在并非R+S的倍数的数目个取样之后停止，那么小的增益误差余数将不被消除。此算法的另一缺点为可很少认为在转换期间DAC输出为恒定的。为了克服此第二缺点，可如同在图8及图9中实施DAC输入相依算法。
图8a及8b展示与图7中相同的配置(N＝R+S＝5)及增益缩放(S/R＝2/3)但具有DAC输入(或位流)相依算法。存在与DAC电平一样多的旋转循环。DAC输入选择对应于其输入的旋转循环。对于每一取样，配置在对应的新DAC输入的循环中取得下一状态。在此实例中，DAC为简单的1位DAC，因此存在两个可能输出电平。然而，此算法可在不对分辨率有任何限制的情况下容易地扩展到多电平DAC，如图9中所展示。图8a及8b展示给定位流的实例(100010)及在此给定位流的每一取样时的相关联指派。 DAC输入相依算法的原理如下：针对每一给定DAC状态，系统将使用如图7中所描述的简单旋转算法。将存在与可能DAC输出电平一样多的循环。
在图8a及8b中，DAC可取得两个可能输入电平：0或1。一旦确定此状态，切换控制单元110就将选择对应于当前DAC状态的循环且将如简单旋转算法一样使电容器104的指派移位一个单位。由于仅存在两个可能的DAC输入状态，因此将存在从中进行选择的两个循环。针对第一取样，DAC输入状态为“1”，电容器A及B指派给ADC输入电荷传送且电容器C、D及E指派给参考输入电荷传送。将此状态(称为“1”状态)保存到存储器中，使得在下一次DAC取得“1”输入状态时，算法将基于此所保存状态而继续其旋转且将切换到下一状态。针对第二取样，DAC输入状态为0，因此切换控制单元双态触发为“0”状态循环，其还以与“0”状态循环相同的指派开始。因此，在第二取样中，将电容器A及B指派给ADC输入电荷传送且将电容器C、D及E指派给参考输入电荷传送。
图8a表示“1”状态简单旋转算法取样，且图8b表示“0”状态简单旋转算法取样。所述图中的每一者展示彼此独立且仅取决于DAC输入状态及在此给定DAC输入状态下的取样号的简单旋转算法。
如图8a中所展示，“1”状态算法仅在由切换控制块110检测到“1”状态时改变状态且在此实例中所述改变在第5取样时发生。在第2、第3及第4取样期间，由量化器20产生“0”，因此冻结此“1”状态算法且使用“0”状态算法。
如图8b中所展示，在给定位流100010的情况下，第2、第3及第4取样针对DAC输入全部为“0”状态。在此情况下，选择“0”状态旋转算法且在每一取样上使指派移位一个单位，使得在第4取样时，所保存的状态为：将C及D指派给ADC输入，并将A、B及E指派给参考输入。此所保存状态仅对应于等于0的DAC输入。在下一次DAC将取得“0”输入时，指派将遵循此所保存状态且遵循简单旋转算法而切换到下一状态。此展示于第6取样上，其中DAC输入状态为“0”且接着指派针对ADC输入为D及E且针对参考输入为A、B及C。
一旦“0”状态及“1”状态已完全完成其独立旋转算法，就在积分器中消除增益误差，因为在这些算法期间，DAC输入为稳定的(此为满足消除此增益误差的准则)。如果DAC具有两个以上电平，那么可容易扩充算法，每一输入状态可具有其自身的旋转算法循环与其自身的存储器以在切换到另一循环之前保存最后一个状态。
如果取得DAC的每一输入状态的取样的数目并非R+S的倍数，那么增益误差将随每一独立旋转算法循环将由于未被完全执行所带来的余数而变。如果nlev*(R+S)＜＜OSR， 那么此余数通常为小的，其中nlev为DAC的可能输入状态的数目。
图9描述具有想象出的任何分辨率且具有想象出的任何旋转算法的DAC相依旋转算法的一般情况。此图表示在某一取样k时的任何DAC输入状态X与在取样k+1时的下一DAC输入状态之间的转变。此下一取样状态可为X(DAC输入不变)或Y，Y不同于X。在图示的顶部处，描绘转换器的当前状态及存储旋转算法的先前状态的相关联存储器。此处，当前状态如下：DAC输入等于X，且旋转算法在“X”状态循环的位置n处。在存储器中，针对“X”状态循环，存储位置n，因为针对取样k转换器当前在此位置中。此处，还展示“Y”状态存储器的先前状态为位置m。
当从取样k到取样k+1的转变发生时，DAC输入取得由量化器20给出的新值。此值为相同的(X)或不同的(Y)。在图9的底部处描绘两种可能性。基于此值，切换控制块110选择“X”状态算法或“Y”状态算法。
当DAC输入在取样k+1相同时，DAC相依旋转算法保持在“X”状态循环中。在此循环中所达到的位置则为n+1。应注意，由于此算法为循环，因此位置与某一模数(通常为模数R+S)相同。与“X”状态相关联的存储器也移位到位置n+1。与任何其它位置Y(Y不同于X)相关联的存储器不改变，因为在取样开始时已选择“Y”状态旋转循环。
当DAC输入在取样k+1不同、等于Y(Y不同于X)时，DAC相依旋转算法选择“Y”状态算法。由于此循环上的最后一个位置是位置m，因此在取样k+1时的位置现在是m+1。应注意，“Y”状态算法的位置m可能已在取样k+1之前达到大数目个取样。“Y”状态算法的存储器现在经更新到位置m+1，且“X”状态或任何其它状态的存储器不变，因为算法处于“Y”状态循环中。
在转换结束时，如果大多数或所有DAC相依状态循环已部分地或完全地执行其旋转且如果与在全转换期间所传送的总电荷相比每一算法的余数中的每一者引起可忽略的电荷误差，那么因电容器104的不匹配所致的增益误差被大大减小或消除。此通常为在简单移位循环算法的情况下当nlev*(S+R)＜＜OSR时的情况。
尽管已参考本发明的实例性实施例来描绘、描述及界定本发明的各实施例，但此参考并不意味着限定本发明，且不应推断出存在此限定。所揭示的标的物能够在形式及功能上具有大量修改、更改及等效形式，所属领域的且受益于本发明的技术人员将会联想到此些修改、更改及等效形式。所描绘及所描述的本发明各实施例仅作为实例，而并非是对本发明范围的穷尽性说明。
Claims (17)
1.一种∑-Δ调制器，其包括：
多个电容器对；
多个开关，其用以将来自所述多个电容器对的任一对电容器选择性地耦合到输入信号或参考信号，其中所述参考信号由至少一个数/模转换器提供；及
控制构件，其可操作以通过所述开关控制取样以在两个阶段中执行电荷传送，其中任一对电容器可经选择以指派给所述输入信号或所述参考信号，
其中在多个电荷传送之后，通过使所述电容器对循环地旋转来执行增益误差消除，使得在一旋转循环之后，每一电容器对已被指派给所述输入信号第一预定次数且还已被指派给所述参考信号第二预定次数，且
其中所述数/模转换器为单位或多位数/模转换器DAC，其中所述DAC的每一输入值控制所述输入信号和所述参考信号的相关联的旋转序列到相应电容器对，使得针对序列取样的相同DAC输入值，根据预定义的旋转循环序列而依序地将所述输入信号指派给所述多个电容器对中的不同对，且将所述参考信号依序地指派给所述多个电容器对中的相应其它对。
2.根据权利要求1所述的∑-Δ调制器，其进一步包括用以将共模电压选择性地耦合到选定对的电容器的开关。
3.根据权利要求2所述的∑-Δ调制器，其包括多个输入级，每一级包括与若干开关相关联的一电容器对且接收所述输入信号、所述参考信号及所述共模电压。
4.根据权利要求3所述的∑-Δ调制器，其中每一输入级(102)包括一个DAC用于产生相应的参考信号。
5.根据权利要求1所述的∑-Δ调制器，进一步包括存储器装置用于为每一DAC输入值存储相应的指派状态。
6.根据权利要求2所述的∑-Δ调制器，其中针对电荷传送，在充电阶段期间，在一对电容器的一侧上耦合输入信号或参考信号并在所述对电容器的另一侧上耦合共用接地电位，且在传送阶段期间，将所述对电容器的所述一侧彼此连接或者与经反相的输入或参考信号耦合。
7.根据权利要求2所述的∑-Δ调制器，其中针对零电荷，在充电阶段期间，将一对电容器的一侧彼此连接并在所述对电容器的另一侧上耦合共用接地电位，且在传送阶段期间，再次将所述对电容器的所述一侧彼此连接。
8.根据权利要求1所述的∑-Δ调制器，其包括两对以上电容器，其中增益是通过指派给所述输入信号的电容器对的数目与指派给所述参考信号的对的数目的比率而实现的。
9.根据权利要求6所述的∑-Δ调制器，其包括通过可控切换网络与所述输入级的输出耦合的差分运算放大器。
10.根据权利要求9所述的∑-Δ调制器，其进一步包括可选择性地切换到所述差分运算放大器的负或正反馈环路中的第一及第二反馈电容器。
11.一种使用多个电容器对在∑-Δ调制器中执行电荷传送的方法，所述方法包括：
提供多个电容器对，其中每一电容器对可以被指派给输入信号或参考信号，其中所述参考信号由至少一个数/模转换器提供；
通过组合所述输入信号的取样与至少一个电容器对且并行地组合所述参考信号的取样与至少另一个电容器对来执行取样；
针对后面的取样使所述电容器对旋转，以便在多个取样之后执行增益误差消除，其中在一旋转循环之后，每一电容器对已被指派给所述输入信号第一预定次数且还已被指派给所述参考信号第二预定次数，
其中所述数/模转换器为单位或多位数/模转换器DAC，其中所述DAC的每一输入值控制所述输入信号和所述参考信号的相关联的旋转序列到相应电容器对，使得针对序列取样的相同DAC输入值，根据预定义的旋转循环序列而依序地将所述输入信号指派给所述多个电容器对中的不同对，且将所述参考信号依序地指派给所述多个电容器对中的相应其它对。
12.根据权利要求11所述的方法，其中：
在第一取样期间，使用第一电容器对在充电阶段及传送阶段中对输入信号进行取样，且使用第二电容器对在充电阶段及传送阶段中与所述输入信号并行地对参考信号进行取样；
在后面的取样期间，使用所述第二电容器对在充电阶段及传送阶段中对输入信号进行取样，且使用所述第一电容器对在充电阶段及传送阶段中与所述输入信号并行地对参考信号进行取样。
13.根据权利要求12所述的方法，其进一步包括将每一对电容器与以下各项中的一者耦合：正输入信号线、负输入信号线、正参考信号线、负参考信号线及共用接地电位。
14.根据权利要求11所述的方法，其中针对电荷传送，在充电阶段期间，在一对电容器(104)的以其它方式与共用接地电位耦合的一侧上连接所述输入信号或参考信号，
且在传送阶段期间，将所述对电容器(104)的所述一侧彼此连接或将所述一侧与经反相的输入或参考信号耦合。
15.根据权利要求11所述的方法，其中针对零电荷传送，在充电阶段期间，将一对电容器(104)的一侧彼此连接并在所述对电容器(104)的另一侧上连接共用接地电位，
且在传送阶段期间，再次将所述对电容器(104)的所述一侧彼此连接。
16.根据权利要求11所述的方法，包括：
在第一取样期间，从多个电容器对中选择第一子集电容器对以用于在充电阶段及传送阶段中对输入信号进行取样，并从所述多个电容器对的剩余电容器对中选择第二子集以用于在充电阶段及传送阶段中与所述输入信号并行地对参考信号进行取样；
根据所述预定义的旋转循环序列针对后面的取样重复旋转算法。
17.根据权利要求16所述的方法，其中通过指派给所述输入信号的电容器对的数目与指派给所述参考信号的对的数目的比率来实现增益。
Applications Claiming Priority (5)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| US22604909P | 2009-07-16 | 2009-07-16 | |
| US61/226,049 | 2009-07-16 | ||
| US12/832,599 US8223053B2 (en) | 2009-07-16 | 2010-07-08 | 2-phase gain calibration and scaling scheme for switched capacitor sigma-delta modulator |
| US12/832,599 | 2010-07-08 | ||
| PCT/US2010/042096 WO2011008928A2 (en) | 2009-07-16 | 2010-07-15 | 2-phase gain calibration and scaling scheme for switched capacitor sigma-delta modulator |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| CN102414989A CN102414989A (zh) | 2012-04-11 |
| CN102414989B true CN102414989B (zh) | 2015-03-25 |
Family
ID=43128917
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| CN201080018375.0A Active CN102414989B (zh) | 2009-07-16 | 2010-07-15 | 用于切换式电容器σ-δ调制器的2阶段增益校准与缩放方案 |
Country Status (6)
| Country | Link |
|---|---|
| US (1) | US8223053B2 (zh) |
| EP (1) | EP2454816B1 (zh) |
| KR (1) | KR101690564B1 (zh) |
| CN (1) | CN102414989B (zh) |
| TW (1) | TWI535221B (zh) |
| WO (1) | WO2011008928A2 (zh) |
Families Citing this family (21)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US9124290B2 (en) * | 2012-02-10 | 2015-09-01 | Analog Devices Global | Method and apparatus for separating the reference current from the input signal in sigma-delta converter |
| US8643527B2 (en) * | 2012-02-17 | 2014-02-04 | Analog Devices, Inc. | Switched-capacitor MDAC with common-mode hop regulation |
| KR101351444B1 (ko) * | 2012-03-29 | 2014-01-14 | 김남걸 | 멀티비트 시그마-델타 모듈레이터를 위한 디지털 아날로그 변환기 |
| US8872683B2 (en) * | 2013-02-28 | 2014-10-28 | Si-Ware Systems | Electronic compensation of capacitive micro-machined sensors parasitic modes in force-feedback interface systems |
| US9054731B2 (en) * | 2013-11-06 | 2015-06-09 | Analog Devices Global | Integrator output swing reduction |
| US9197242B2 (en) * | 2013-12-05 | 2015-11-24 | Murata Manufacturing Co., Ltd. | Delta-sigma analog-to-digital converter |
| KR101691714B1 (ko) | 2015-01-05 | 2017-01-09 | 한국기술교육대학교 산학협력단 | 능동 저항을 포함하는 필터 및 이를 이용하는 용량성 마이크로 가속도 센서의 시그마 델타 변조기 리플 평활 회로 |
| DK3073043T3 (en) | 2015-03-26 | 2017-05-15 | Isildak Insaat Taahhut Ticaret Anonim Sirekti | KINETIC FACES SYSTEM |
| US9438266B1 (en) * | 2016-02-10 | 2016-09-06 | Texas Instruments Incorporated | Calibrated-output analog-to-digital converter apparatus and methods |
| US10103744B1 (en) * | 2017-04-12 | 2018-10-16 | Analog Devices Global | Power scaling a continuous-time delta sigma modulator |
| US9866237B1 (en) * | 2017-05-12 | 2018-01-09 | Texas Instruments Incorporated | Low power switched capacitor integrator, analog-to-digital converter and switched capacitor amplifier |
| CN111143895B (zh) * | 2018-11-02 | 2024-07-19 | 特忆智能科技 | 配有忆阻器和串联电阻器的非重复性记录代码比较器 |
| CN111490787B (zh) * | 2019-01-29 | 2023-07-21 | 江苏润石科技有限公司 | 一种∑-δ调制器及降低非线性和增益误差的方法 |
| US11057047B2 (en) | 2019-05-24 | 2021-07-06 | Microchip Technology Incorporated | Ratiometric gain error calibration schemes for delta-sigma ADCs with capacitive gain input stages |
| KR102081913B1 (ko) * | 2019-07-03 | 2020-04-24 | 관악아날로그테크놀러지스 주식회사 | 델타 시그마 변조기 및 이를 포함하는 아날로그 디지털 변환기 |
| CN111865307B (zh) * | 2020-07-09 | 2022-03-01 | 同济大学 | 噪声整形模数转换器 |
| US11177821B1 (en) | 2020-08-11 | 2021-11-16 | Analog Devices, Inc. | Analog-to-digital converter with auto-zeroing residue amplification circuit |
| US11171662B1 (en) | 2020-08-11 | 2021-11-09 | Analog Devices, Inc. | Analog-to-digital conversion circuit with improved linearity |
| US11405046B2 (en) | 2020-08-11 | 2022-08-02 | Analog Devices, Inc. | Low-noise switched-capacitor circuit |
| US11223368B1 (en) * | 2020-10-02 | 2022-01-11 | Cirrus Logic, Inc. | Inter-channel crosstalk and non-linearity reduction in double-sampled switched-capacitor delta-sigma data converters |
| KR20240117355A (ko) * | 2023-01-25 | 2024-08-01 | 한국과학기술원 | 하이브리드 적분기 |
Citations (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US7046046B2 (en) * | 2004-03-23 | 2006-05-16 | Microchip Technology Incorporated | Switched capacitor signal scaling circuit |
| US7102558B2 (en) * | 2004-08-20 | 2006-09-05 | Microchip Technology Incorporated | Five-level feed-back digital-to-analog converter for a switched capacitor sigma-delta analog-to-digital converter |
| US7280066B2 (en) * | 2005-06-09 | 2007-10-09 | Stmicroelectronics S.R.L. | Single-loop switched-capacitor analog-to-digital sigma-delta converter |
| CN101399550A (zh) * | 2007-09-28 | 2009-04-01 | 美国思睿逻辑有限公司 | 离散时间可编程增益adc输入电路及方法 |
Family Cites Families (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| GB9209498D0 (en) | 1992-05-01 | 1992-06-17 | Univ Waterloo | Multi-bit dac with dynamic element matching |
| US6788131B1 (en) | 2003-05-15 | 2004-09-07 | Feature Integration Technology Inc. | Bandgap circuit for generating a reference voltage |
| US7538705B2 (en) | 2006-07-25 | 2009-05-26 | Microchip Technology Incorporated | Offset cancellation and reduced source induced 1/f noise of voltage reference by using bit stream from over-sampling analog-to-digital converter |
| US7994958B2 (en) | 2008-10-23 | 2011-08-09 | Microchip Technology Incorporated | Multi-level feed-back digital-to-analog converter using a chopper voltage reference for a switched capacitor sigma-delta analog-to-digital converter |
-
2010
- 2010-07-08 US US12/832,599 patent/US8223053B2/en active Active
- 2010-07-15 EP EP10735390.6A patent/EP2454816B1/en active Active
- 2010-07-15 KR KR1020117028064A patent/KR101690564B1/ko active IP Right Grant
- 2010-07-15 WO PCT/US2010/042096 patent/WO2011008928A2/en active Application Filing
- 2010-07-15 CN CN201080018375.0A patent/CN102414989B/zh active Active
- 2010-07-16 TW TW099123563A patent/TWI535221B/zh active
Patent Citations (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US7046046B2 (en) * | 2004-03-23 | 2006-05-16 | Microchip Technology Incorporated | Switched capacitor signal scaling circuit |
| US7102558B2 (en) * | 2004-08-20 | 2006-09-05 | Microchip Technology Incorporated | Five-level feed-back digital-to-analog converter for a switched capacitor sigma-delta analog-to-digital converter |
| US7280066B2 (en) * | 2005-06-09 | 2007-10-09 | Stmicroelectronics S.R.L. | Single-loop switched-capacitor analog-to-digital sigma-delta converter |
| CN101399550A (zh) * | 2007-09-28 | 2009-04-01 | 美国思睿逻辑有限公司 | 离散时间可编程增益adc输入电路及方法 |
Also Published As
| Publication number | Publication date |
|---|---|
| CN102414989A (zh) | 2012-04-11 |
| KR20120032471A (ko) | 2012-04-05 |
| WO2011008928A2 (en) | 2011-01-20 |
| US8223053B2 (en) | 2012-07-17 |
| WO2011008928A3 (en) | 2011-03-10 |
| EP2454816B1 (en) | 2018-11-28 |
| TW201119248A (en) | 2011-06-01 |
| EP2454816A2 (en) | 2012-05-23 |
| TWI535221B (zh) | 2016-05-21 |
| KR101690564B1 (ko) | 2016-12-28 |
| US20110012767A1 (en) | 2011-01-20 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| CN102414989B (zh) | 用于切换式电容器σ-δ调制器的2阶段增益校准与缩放方案 | |
| CN103069719A (zh) | 使用斩波器电压参考的用于切换式电容器σ-δ调制器的二阶段增益校准和缩放方案 | |
| CN102187582B (zh) | 多位数/模转换器及其使用方法及含该转换器的∑-δ调制器 | |
| US6081218A (en) | Five-level switched-capacitor DAC, method of operation thereof and sigma-delta converter employing the same | |
| US20080062022A1 (en) | Feedback topology delta-sigma modulator having an ac-coupled feedback path | |
| US8970416B2 (en) | 4N+1 level capacitive DAC using N capacitors | |
| CN105432020A (zh) | 具有主dac反馈延迟的量化噪声耦合δ-σadc | |
| US8009077B1 (en) | Delta-sigma analog-to-digital converter (ADC) circuit with selectively switched reference | |
| CN105281773A (zh) | 用于多信道取样sar adc的系统及方法 | |
| CN104106217B (zh) | 用于从σδ转换器中的输入信号分离出基准电流的方法和设备 | |
| US9077373B1 (en) | Analog-to-digital conversion apparatus | |
| TWI618363B (zh) | 多層電容數位至類比轉換器（ｄａｃ） | |
| JP4428349B2 (ja) | デジタル／アナログ変換回路 | |
| CN111034051B (zh) | 使用自举开关的开关电容dac | |
| US11075646B2 (en) | Σ-Δmodulator and method for reducing nonlinear error and gain error | |
| US10897232B2 (en) | Multi-level capacitive digital-to-analog converter for use in a sigma-delta modulator | |
| CN109802680B (zh) | 一种基于分数基准的电容阵列及模数转换器 | |
| US11817874B1 (en) | Linear multi-level DAC | |
| Fang | A high-speed, high-resolution sigma-delta modulator analog-to-digital converter |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| C06 | Publication | ||
| PB01 | Publication | ||
| C10 | Entry into substantive examination | ||
| SE01 | Entry into force of request for substantive examination | ||
| C14 | Grant of patent or utility model | ||
| GR01 | Patent grant |