CN102413389B - 一种80g容量异步odu0的交叉实现方法 - Google Patents

Abstract

本发明涉及一种80G容量异步ODU0的交叉实现方法，首先构建64路ODU0的同步化处理单元和64路同步化处理后的ODU0信号交叉输出模块，所述同步化处理单元中包括64个同步处理模块，完成64路并行ODU0信号的同步化，所述64路并行ODU0信号为64路异步ODU0信号，将所有异步信号变为同一时钟域的信号，共64组信号，全部同步在时钟REF_CLK上，REF_CLK是本地参考时钟，也是所有ODU0信号需要同步输出的时钟，然后在这一时钟域进行全交叉处理，最后将全交叉的数据经过后端成帧处理后数据输出。本发明在FPGA器件中可以方便的设计出大容量异步ODU0的交叉功能，提供了一种大容量异步ODU0交叉在FPGA器件中实现的方法，从而使得设备具备大容量ODU0的交叉功能。

Description

一种80G容量异步ODU0的交叉实现方法

技术领域

本发明涉及OTN（光传送网）设备领域，具体说是一种80G容量异步ODU0的交叉实现方法。尤指G.709映射体系中描述的ODUO（光数据单元0）信号从异步的ODU1（光数据单元1）、ODU2（光数据单元2）中提取出来进行大容量小颗粒异步交叉的实现方法。

背景技术

随着宽带业务的迅速发展，以及软交换、3G（第三代移动通信技术）等新型业务的逐渐兴起，在城域网中IP（互连网协议）业务逐渐成为最大的业务类型，而且多以GE（千兆以太网）业务为主。2009年12月 G.709映射体系规定了GE业务的ODU0承载方式，因此在OTN设备中对小颗粒ODU0的大容量调度及维护处理显得非常重要。目前用于ODU0交叉处理的专用应用芯片还没面世，因此需要采用FPGA（现场可编程阵列）器件来自主开发。

在设备中，背板ODU1、ODU2信号都是异步接入的，总共需要接入m个ODU1和n个ODU2信号，其中m+4n≤32，容量为80G。由于接入的ODU1、ODU2信号相互异步，这样从异步的ODU1、ODU2中提取的ODU0信号同样是异步信号。最极端的情况是：接入32路异步ODU1信号，从32路ODU1中解映射出64路ODU0信号，每路ODU1解映射的两路ODU0信号是时钟同步的，但是不同ODU1解映射的ODU0是时钟异步的，总共存在32组异步的ODU0信号。另一种极端情况是：接入8路ODU2信号，每路ODU2解映射出8路时钟同步的ODU0信号，从8路ODU2解映射出64路ODU0信号，但不同ODU2解映射的ODU0信号是时钟异步的，共8组异步ODU0信号。

G.709协议中ODU0信号标称速率是1 244 160 kbit/s，采用并行8比特的方式处理，则时钟速率下降为155 520 kHz。设备要实现64路异步并行的ODU0信号全交叉功能，如果直接进行高速的异步并行数据交叉处理，根据目前FPGA器件的时钟交叉选择资源及时序控制原理，直接实现是不可行的。

发明内容

针对现有技术中存在的缺陷，本发明的目的在于提供一种80G容量异步ODU0的交叉实现方法，使得大容量异步ODU0的交叉在FPGA器件中得以实现。

为达到以上目的，本发明采取的技术方案是：

一种80G容量异步ODU0的交叉实现方法，其特征在于：首先构建64路ODU0的同步化处理单元和64路同步化处理后的ODU0信号交叉输出模块。

所述同步化处理单元中包括64个同步处理模块，完成64路并行ODU0信号的同步化，所述64路并行ODU0信号为64路异步ODU0信号，64路并行ODU0信号包括：输入的64路异步ODU0信号以及相应的64路随路时钟信号。

64路异步ODU0信号和64路随路时钟信号分别经过64个同步处理模块后，将所有异步信号变为同一时钟域的信号，共64组信号，全部同步在时钟REF_CLK上，REF_CLK是本地参考时钟，也是所有ODU0信号需要同步输出的时钟。

然后在这一时钟域进行全交叉处理，最后将全交叉的数据经过后端成帧处理后数据输出。

所述完成64路并行ODU0信号的同步化的具体步骤为：

将同一路的异步ODU0信号和随路时钟信号同时送入一个同步处理模块。

在上述技术方案的基础上，在并行ODU0信号的同步化处理中，为了在输出端口无损伤的刻画出输入的数据，要求时钟REF_CLK比随路时钟信号ODU0_CLK稍快，这样通过增加数据使能的方式能够完全同步刻画输入的数据。

在上述技术方案的基础上，并行ODU0信号同步化后，按照同步电路设计方法进行交叉处理，只需满足同步设计的时序要求就能够正确的实现交叉功能，最后将交叉后的ODU0颗粒映射到ODU1、ODU2颗粒中，实现异步ODU1、ODU2信号中ODU0颗粒的全交叉功能。

在上述技术方案的基础上，在将异步信号变为同一时钟域的信号时，每一路异步ODU0信号在时钟域转换时产生数据使能信号。

在上述技术方案的基础上，在64路异步ODU0信号的同步化过程中，采用ODU2信号并行16比特传送的标称时钟作为参考时钟，时钟频率为156.832Mhz，具体步骤如下：

将64路ODU0信号通过FIFO模块进行同步化处理，在156.832Mhz的时钟域通过数据使能完全刻画155.520Mhz时钟域的异步ODU0数据，使所有的64路异步ODU0信号都同步到本地的参考时钟REF_CLK上，达到数据同步的功能。

同步后的每一路数据中增加一个数据使能信号ODU0_DATAOUT_EN，用来传递每路数据经过时钟域切换后原来的时钟信息。

本发明所述的80G容量异步ODU0的交叉实现方法，在FPGA器件中可以方便的设计出大容量异步ODU0的交叉功能，提供了一种大容量异步ODU0交叉在FPGA器件中实现的方法，从而使得设备具备大容量ODU0的交叉功能。

附图说明

本发明有如下附图：

图1描述了64路并行ODU0经过64个同步处理模块后，进行全交叉处理的功能框图。

图2描述了一个同步处理模块，该模块完成一路ODU0并行信号同步化处理的示意框图。

图3描述了一个同步处理模块的具体实现框图，该框图实现一路ODU0并行信号的同步化处理。

图4描述了64个同步后的ODU0信号全交叉输出框图，该框图根据网管交叉配置，将64个输入的ODU0信号，交叉输出到64个ODU0信号的任何端口。

具体实施方式

以下结合附图对本发明作进一步详细说明。

本发明所述的80G容量异步ODU0（并行异步ODU0信号）的交叉实现方法，首先实现并行异步ODU0信号的同步化，然后在同步化后的时钟域进行大容量ODU0信号的同步交叉。

设备中，整体64路ODU0（并行异步ODU0信号）参与处理的结构框图如图1所示，其具体步骤如下：

首先构建64路ODU0（并行异步ODU0信号）的同步化处理单元和64路同步化处理后的ODU0信号交叉输出模块。

所述同步化处理单元中包括64个同步处理模块，一对一的完成64路并行ODU0信号的同步化，所述64路并行ODU0信号为64路异步ODU0信号（64路并行异步ODU0信号），64路并行ODU0信号包括：输入的64路异步ODU0信号（64路异步ODU0数据信号）

NO0_ODU0_DATAIN[7:0]、

NO1_ODU0_DATAIN[7:0]、

…、

NO63_ODU0_DATAIN[7:0]，

以及相应的64路随路时钟信号

NO0_ODU0_CLK、

NO1_ODU0_CLK、

…、

NO63_ODU0_CLK，

64路异步ODU0数据信号和64路随路时钟信号分别经过64个同步处理模块后，将所有异步信号变为同一时钟域的信号，

NO0_ODU0_DATAOUT[7:0]，NO0_ODU0_DATAOUT_EN，

NO1_ODU0_DATAOUT[7:0]，NO1_ODU1_DATAOUT_EN，

…，

NO63_ODU0_DATAOUT[7:0]，NO63_ODU0_DATAOUT_EN，其中NO0_ODU0_DATAOUT_EN，NO1_ODU1_DATAOUT_EN，…，NO63_ODU0_DATAOUT_EN是时钟域转换时产生的数据使能信号，共64组信号，全部同步在时钟REF_CLK上，REF_CLK是本地参考时钟，也是所有ODU0信号需要同步输出的时钟。

然后变为同一时钟域的64组信号送入ODU0信号交叉输出模块，并在这一时钟域进行全交叉处理，最后将全交叉的数据经过后端成帧处理后数据输出。

所述完成64路并行ODU0信号的同步化的具体步骤为：

将同一路的异步ODU0信号和随路时钟信号同时送入一个同步处理模块，完成一路异步ODU0信号的同步化。

如图2所示的一路ODU0并行信号（异步ODU0信号）同步化处理，ODU0_DATAIN[7:0]是一路ODU0信号的输入数据信号，ODU0_CLK是输入的随路时钟，REF_CLK是本地参考时钟，也是所有ODU0信号需要同步输出的时钟，ODU0_DATAOUT[7:0]是同步到REF_CLK时钟域的ODU0信号，ODU0_DATAOUT_EN是时钟域转换时产生的数据使能信号。即：在将异步信号变为同一时钟域的信号时，每一路异步ODU0信号在时钟域转换时产生数据使能信号。

在上述技术方案的基础上，在并行ODU0信号的同步化处理中，为了在输出端口无损伤的刻画出输入的数据，要求输出时钟REF_CLK比随路时钟信号ODU0_CLK稍快，这样通过增加数据使能的方式能够完全同步刻画输入的数据。例如：输出时钟REF_CLK为156.832Mhz，随路时钟信号ODU0_CLK为155.520Mhz。

在上述技术方案的基础上，并行ODU0信号同步化后，按照同步电路设计方法进行交叉处理，只需满足同步设计的时序要求就能够正确的实现交叉功能，最后将交叉后的ODU0颗粒映射到ODU1、ODU2颗粒中，实现异步ODU1、ODU2信号中ODU0颗粒的全交叉功能。

在上述技术方案的基础上，在64路异步ODU0信号的同步化过程中，采用ODU2信号并行16比特传送的标称时钟作为参考时钟，时钟频率为156.832Mhz，具体步骤如下：

将64路ODU0信号通过FIFO（先进先出）模块进行同步化处理，在156.832Mhz的时钟域通过数据使能完全刻画155.520Mhz时钟域的异步ODU0数据，使所有的64路异步ODU0信号都同步到本地的参考时钟REF_CLK上，达到数据同步的功能；

同步后的每一路数据中增加一个数据使能信号

NO0_ODU0_DATAOUT_EN，

NO1_ODU0_DATAOUT_EN，

…，

NO63_ODU0_DATAOUT_EN，共64个数据使能信号，

用来传递每路数据经过时钟域切换后原来的时钟信息。

如图3所示同步处理模块的具体实现框图，图中ODU0_DATAIN[7:0]表示输入的一路ODU0信号的8位并行数据信号。WR_CLK为输入的8位并行ODU0信号的随路时钟信号，WR_EN为ODU0信号的写使能信号。RD_CLK为本地的156M参考时钟，RD_CLK即前述的时钟REF_CLK，RD_EN是同步后数据的读使能信号。

FIFO_CTRL（FIFO控制单元）的输入信号ALMOSTFULL（接近满）、ALMOSTEMPTY（接近空）、FULL（满）、EMPTY（空）、RDCOUNT（可读的数据个数）、WRCOUNT（写入的数据数），输入时钟RD_CLK。输入信号都来至于FIFO的状态输出，ALMOSTFULL指示FIFO快要写满标志，ALMOSTEMPTY指示FIFO快要读空标志。FULL指示FIFO已经写满，EMPTY指示FIFO已经读空。RDCOUNT指示FIFO中可读的数据个数，WRCOUNT指示FIFO中写入的数据数。通过对FIFO的状态进行监控，来确定从FIFO中读数据的使能信号RD_EN，使得数据能正常的丛FIFO中读出，且FIFO不出错，即不出现空、满的情况。这样就能够将输入的异步ODU0信号同步到本地参考时钟域上的ODU0信号，该信号同样包括8比特的并行数据ODU0_DATAOUT[7:0]，一个和数据对齐的数据使能信号ODU0_DATAOUT_EN，一个本地参考时钟RD_CLK。通过64个这样的模块可以完成64路异步ODU0信号的同步化，一旦数据同步化后，就可以方便的在一个时钟域对同步化后的64路ODU0信号根据网管配置进行全交叉处理，然后采用G.709的映射规程，将交叉后的ODU0信号映射到ODU1、ODU2的数据业务单元中，实现ODU1、ODU2中ODU0颗粒的全交叉功能。

图4描述了64个同步后的ODU0信号全交叉输出框图，该框图根据网管交叉配置，将64个输入的ODU0信号，交叉输出到64个ODU0信号的任何端口。可采用现有公知技术实现，不再详述。

本说明书中未作详细描述的内容属于本领域专业技术人员公知的现有技术。

Claims (4)

1.一种80G容量异步ODU0的交叉实现方法，其特征在于：首先构建64路ODU0的同步化处理单元和64路同步化处理后的ODU0信号交叉输出模块；

所述同步化处理单元中包括64个同步处理模块，完成64路并行ODU0信号的同步化，所述64路并行ODU0信号为64路异步ODU0信号，64路并行ODU0信号包括：输入的64路异步ODU0信号以及相应的64路随路时钟信号；

64路异步ODU0信号和64路随路时钟信号分别经过64个同步处理模块后，将所有异步信号变为同一时钟域的信号，共64组信号，全部同步在时钟REF_CLK上，REF_CLK是本地参考时钟，也是所有ODU0信号需要同步输出的时钟；

然后在这一时钟域进行全交叉处理，最后将全交叉的数据经过后端成帧处理后数据输出；

所述完成64路并行ODU0信号的同步化的具体步骤为：

将同一路的异步ODU0信号和随路时钟信号同时送入一个同步处理模块；

在并行ODU0信号的同步化处理中，为了在输出端口无损伤的刻画出输入的数据，要求时钟REF_CLK比随路时钟信号ODU0_CLK稍快，这样通过增加数据使能的方式能够完全同步刻画输入的数据。

2.如权利要求1所述的80G容量异步ODU0的交叉实现方法，其特征在于：并行ODU0信号同步化后，按照同步电路设计方法进行交叉处理，只需满足同步设计的时序要求就能够正确的实现交叉功能，最后将交叉后的ODU0颗粒映射到ODU1、ODU2颗粒中，实现异步ODU1、ODU2信号中ODU0颗粒的全交叉功能。

3.如权利要求1或2所述的80G容量异步ODU0的交叉实现方法，其特征在于：在将异步信号变为同一时钟域的信号时，每一路异步ODU0信号在时钟域转换时产生数据使能信号。

4.如权利要求3所述的80G容量异步ODU0的交叉实现方法，其特征在于：在64路异步ODU0信号的同步化过程中，采用ODU2信号并行16比特传送的标称时钟作为参考时钟，时钟频率为156.832Mhz，具体步骤如下：

将64路ODU0信号通过FIFO模块进行同步化处理，在156.832Mhz的时钟域通过数据使能完全刻画155.520Mhz时钟域的异步ODU0数据，使所有的64路异步ODU0信号都同步到本地的参考时钟REF_CLK上，达到数据同步的功能；

同步后的每一路数据中增加一个数据使能信号ODU0_DATAOUT_EN，用来传递每路数据经过时钟域切换后原来的时钟信息。

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