CN102412205A - 在轻掺杂漏极离子植入中调节栅极侧壁层特征尺寸的工艺 - Google Patents

在轻掺杂漏极离子植入中调节栅极侧壁层特征尺寸的工艺 Download PDF

Info

Publication number
CN102412205A
CN102412205A CN2011101236643A CN201110123664A CN102412205A CN 102412205 A CN102412205 A CN 102412205A CN 2011101236643 A CN2011101236643 A CN 2011101236643A CN 201110123664 A CN201110123664 A CN 201110123664A CN 102412205 A CN102412205 A CN 102412205A
Authority
CN
China
Prior art keywords
doped drain
lightly doped
lateral wall
characteristic size
technology
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Pending
Application number
CN2011101236643A
Other languages
English (en)
Inventor
刘格致
毛刚
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Shanghai Huali Microelectronics Corp
Original Assignee
Shanghai Huali Microelectronics Corp
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Shanghai Huali Microelectronics Corp filed Critical Shanghai Huali Microelectronics Corp
Priority to CN2011101236643A priority Critical patent/CN102412205A/zh
Publication of CN102412205A publication Critical patent/CN102412205A/zh
Pending legal-status Critical Current

Links

Images

Landscapes

  • Non-Volatile Memory (AREA)
  • Semiconductor Memories (AREA)

Abstract

本发明公开了一种在轻掺杂漏极离子植入中调节栅极侧壁层特征尺寸的工艺，一半导体器件上设有第一器件和第二器件，其中，步骤a：进行所述第一器件的轻掺杂漏极注入；步骤b：进行湿法刻蚀，以减小所述第一器件的栅极侧壁以及所述第二器件的栅极侧壁的厚度；步骤c：进行所述第二器件的轻掺杂漏极注入。本发明通过将静态随机存储器件的轻掺杂漏极离子注入的顺序提前，完成静态随机存储器件的轻掺杂漏极离子注入后通过湿法刻蚀，减小静态随机存储器件及单元器件的栅极侧壁层的厚度，之后再进行单元器件的轻掺杂漏极离子注入的工艺，在保证了静态随机存储器件的低漏电的前提下，同样保证了单元器件的高性能。

Description

在轻掺杂漏极离子植入中调节栅极侧壁层特征尺寸的工艺
技术领域
本发明涉及一种半导体制造工艺，尤其涉及一种通过湿法刻蚀在轻掺杂漏极离子植入中调节栅极侧壁层特征尺寸的工艺。
背景技术
图1是现有技术中进行器件单元的轻掺杂离子注入的示意图，图2是现有技术中进行静态随机存储器件的轻掺杂离子注入的示意图，请参见图1、图2，现有的常规轻掺杂漏极（Lightly Doped Drain，简称LDD）注入工艺中采用首先进行器件单元（Core）的轻掺杂漏极注入，然后再进行静态随机存储器件（SRAM）的轻掺杂漏极注入，并没有湿法刻蚀调节栅极侧壁层特征尺寸（CD）的工艺，因此不能调节LDD注入宽度，无法针对不同的器件注入不同的宽度，并且没有相应的优化注入顺序。 
发明内容
本发明公开了一种在轻掺杂漏极离子植入中调节栅极侧壁层特征尺寸的工艺，用以解决现有技术中常规轻掺杂漏极注入工艺中没有湿法刻蚀调节栅极侧壁层特征尺寸的工艺，不能调节轻掺杂漏极注入宽度，并且没有相应的优化注入顺序的问题。
本发明的上述目的是通过以下技术方案实现的：
一种在轻掺杂漏极离子植入中调节栅极侧壁层特征尺寸的工艺，一半导体器件上设有第一器件和第二器件，其中，步骤a：进行所述第一器件的轻掺杂漏极注入；步骤b：进行湿法刻蚀，以减小所述第一器件的栅极侧壁以及所述第二器件的栅极侧壁的厚度；步骤c：进行所述第二器件的轻掺杂漏极注入。
如上所述的在轻掺杂漏极离子植入中调节栅极侧壁层特征尺寸的工艺，其中，在所述步骤a之前包括在半导体器件单元上覆盖光刻胶的工艺步骤。
如上所述的在轻掺杂漏极离子植入中调节栅极侧壁层特征尺寸的工艺，其中，所述第一器件暴露在光刻胶的开口中，所述步骤a与步骤b之间还包括去除覆盖在半导体器件的第二器件上的光刻胶的工艺步骤。
如上所述的在轻掺杂漏极离子植入中调节栅极侧壁层特征尺寸的工艺，其中，所述步骤b与步骤c之间还包括在所述第一器件上覆盖光刻胶的工艺步骤。
如上所述的在轻掺杂漏极离子植入中调节栅极侧壁层特征尺寸的工艺，其中，所述第一器件为静态随机存储器件
如上所述的在轻掺杂漏极离子注入中调节栅极侧壁层特征尺寸的工艺，其中，步骤b之前进行步骤a，以保证扩散至的静态随机存储器件栅极下方的轻掺杂漏极的宽度较小，进而保证静态随进存储器件的低漏电。
如上所述的在轻掺杂漏极离子注入中调节栅极侧壁层特征尺寸的工艺，其中，步骤b之后进行步骤c，以保证扩散至第二器件栅极下方的轻掺杂漏极的宽度较大。
如上所述的在轻掺杂漏极离子注入中调节栅极侧壁层特征尺寸的工艺，其特征在于，所述湿法刻蚀采用轻浓度氢氟酸湿法刻蚀。
综上所述，由于采用了上述技术方案，本发明在轻掺杂漏极离子注入中调节栅极侧壁层特征尺寸的工艺解决了现有技术中常规轻掺杂漏极注入工艺中没有湿法刻蚀调节栅极侧壁层特征尺寸的工艺，不能调节轻掺杂漏极注入宽度，并且没有相应的优化注入顺序的问题，通过将静态随机存储器件的轻掺杂漏极离子注入的顺序提前，完成静态随机存储器件的轻掺杂漏极离子注入后通过湿法刻蚀，减小静态随机存储器件及器件单元的栅极侧壁层的厚度，之后再进行器件单元的轻掺杂漏极离子注入的工艺，在保证了静态随机存储器件的低漏电的前提下，同样保证了器件单元的高性能。
附图说明
图1是现有技术中进行器件单元的轻掺杂离子注入的示意图；
图2是现有技术中进行静态随机存储器件的轻掺杂离子注入的示意图；
图3是本发明在轻掺杂漏极离子注入中调节栅极侧壁层特征尺寸的工艺的静态随机存储器件的轻掺杂漏极离子注入的示意图；
图4是本发明在轻掺杂漏极离子注入中调节栅极侧壁层特征尺寸的工艺的进行湿法刻蚀后的结构示意图；
图5是本发明在轻掺杂漏极离子注入中调节栅极侧壁层特征尺寸的工艺的器件单元的轻掺杂漏极离子注入的示意图；
图6是本发明在轻掺杂漏极离子注入中调节栅极侧壁层特征尺寸的工艺的流程图。
具体实施方式
下面结合附图对本发明的具体实施方式作进一步的说明：
图6是本发明在轻掺杂漏极离子注入中调节栅极侧壁层特征尺寸的工艺的流程图，请参见图6，一种在轻掺杂漏极离子植入中调节栅极侧壁层特征尺寸的工艺，一半导体器件上设有第一器件和第二器件，如果要使第一器件和第二器件均达到最佳性能，则第一器件与第二器件的轻掺杂漏极注入的宽度不同，第二器件需要的轻掺杂漏极注入宽度要小于第一器件的注入宽度，才能保证两个器件同时达到最佳性能。
本发明中的所述第一器件为静态随机存储器件，本发明中的所述第二器件为器件单元。
本发明采取的技术方案是：
图3是本发明在轻掺杂漏极离子注入中调节栅极侧壁层特征尺寸的工艺的静态随机存储器件的轻掺杂漏极离子注入的示意图，请参见图3，步骤a101：进行所述第一器件的轻掺杂漏极注入；
图4是本发明在轻掺杂漏极离子注入中调节栅极侧壁层特征尺寸的工艺的进行湿法刻蚀后的结构示意图，请参见图4，步骤b102：进行湿法刻蚀，以减小所述第一器件的栅极侧壁以及所述第二器件的栅极侧壁的厚度；
图5是本发明在轻掺杂漏极离子注入中调节栅极侧壁层特征尺寸的工艺的器件单元的轻掺杂漏极离子注入的示意图，请参见图5，步骤c103：进行所述第二器件的轻掺杂漏极注入，经过步骤b102的刻蚀后，器件单元的侧壁层的厚度变薄，减小了轻掺杂漏极注入的宽度。
本发明中在步骤b102之前进行步骤a101，以保证扩散至的静态随机存储器件栅极下方的轻掺杂漏极的宽度较小，进而保证静态随进存储器件的低漏电。
本发明中的步骤b102之后进行步骤c103，以保证扩散至第二器件栅极下方的轻掺杂漏极的宽度较大。
本发明中在所述步骤a101之前包括在半导体器件单元上覆盖光刻胶的工艺步骤。
本发明中所述步骤a101与步骤b102之间还包括去除覆盖在半导体器件的器件单元上的光刻胶的工艺步骤。
本发明中所述步骤b102与步骤c103之间还包括在所述第二器件上覆盖光刻胶的工艺步骤。
本发明中所采取的技术方案并不影响制程的其他工艺，同时还能够起到优化器件性能，提高器件良率的有益效果。
本发明中的所述湿法刻蚀采用轻浓度氢氟酸（DHF）湿法刻蚀。
综上所述，由于采用了上述技术方案，本发明在轻掺杂漏极离子注入中调节栅极侧壁层特征尺寸的工艺解决了现有技术中常规轻掺杂漏极注入工艺中没有湿法刻蚀调节栅极侧壁层特征尺寸的工艺，不能调节轻掺杂漏极注入宽度，并且没有相应的优化注入顺序的问题。
通过将静态随机存储器件的轻掺杂漏极离子注入的顺序提前，完成静态随机存储器件的轻掺杂漏极离子注入后通过湿法刻蚀，减小静态随机存储器件及器件单元的栅极侧壁层的厚度，之后再进行器件单元的轻掺杂漏极离子注入的工艺，在保证了静态随机存储器件的低漏电的前提下，同样保证了器件单元的高性能。
以上对本发明的具体实施例进行了详细描述，但其只是作为范例，本发明并不限制于以上描述的具体实施例。对于本领域技术人员而言，任何对本发明进行的等同修改和替代也都在本发明的范畴之中。因此，在不脱离本发明的精神和范围下所作的均等变换和修改，都应涵盖在本发明的范围内。

Claims (8)

1.一种在轻掺杂漏极离子植入中调节栅极侧壁层特征尺寸的工艺，一半导体器件上设有第一器件和第二器件，其特征在于，步骤a：进行所述第一器件的轻掺杂漏极注入；步骤b：进行湿法刻蚀，以减小所述第一器件的栅极侧壁以及所述第二器件的栅极侧壁的厚度；步骤c：进行所述第二器件的轻掺杂漏极注入。
2.根据权利要求1所述的在轻掺杂漏极离子植入中调节栅极侧壁层特征尺寸的工艺，其特征在于，在所述步骤a之前包括在半导体器件单元上覆盖光刻胶的工艺步骤。
3.根据权利要求1所述的在轻掺杂漏极离子植入中调节栅极侧壁层特征尺寸的工艺，其特征在于，所述第一器件暴露在光刻胶的开口中，所述步骤a与步骤b之间还包括去除覆盖在半导体器件的第二器件上的光刻胶的工艺步骤。
4.根据权利要求1所述的在轻掺杂漏极离子植入中调节栅极侧壁层特征尺寸的工艺，其特征在于，所述步骤b与步骤c之间还包括在所述第一器件上覆盖光刻胶的工艺步骤。
5.根据权利要求1所述的在轻掺杂漏极离子植入中调节栅极侧壁层特征尺寸的工艺，其特征在于，所述第一器件为静态随机存储器件。
6.根据权利要求5所述的在轻掺杂漏极离子注入中调节栅极侧壁层特征尺寸的工艺，其特征在于，步骤b之前进行步骤a，以保证扩散至的静态随机存储器件栅极下方的轻掺杂漏极的宽度较小，进而保证静态随进存储器件的低漏电。
7.根据权利要求1所述的在轻掺杂漏极离子注入中调节栅极侧壁层特征尺寸的工艺，其特征在于，步骤b之后进行步骤c，以保证扩散至第二器件栅极下方的轻掺杂漏极的宽度较大。
8.根据权利要求1所述的在轻掺杂漏极离子注入中调节栅极侧壁层特征尺寸的工艺，其特征在于，所述湿法刻蚀采用轻浓度氢氟酸湿法刻蚀。
CN2011101236643A 2011-05-13 2011-05-13 在轻掺杂漏极离子植入中调节栅极侧壁层特征尺寸的工艺 Pending CN102412205A (zh)

Priority Applications (1)

Application Number Priority Date Filing Date Title
CN2011101236643A CN102412205A (zh) 2011-05-13 2011-05-13 在轻掺杂漏极离子植入中调节栅极侧壁层特征尺寸的工艺

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
CN2011101236643A CN102412205A (zh) 2011-05-13 2011-05-13 在轻掺杂漏极离子植入中调节栅极侧壁层特征尺寸的工艺

Publications (1)

Publication Number Publication Date
CN102412205A true CN102412205A (zh) 2012-04-11

Family

ID=45914215

Family Applications (1)

Application Number Title Priority Date Filing Date
CN2011101236643A Pending CN102412205A (zh) 2011-05-13 2011-05-13 在轻掺杂漏极离子植入中调节栅极侧壁层特征尺寸的工艺

Country Status (1)

Country Link
CN (1) CN102412205A (zh)

Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6124610A (en) * 1998-06-26 2000-09-26 Advanced Micro Devices, Inc. Isotropically etching sidewall spacers to be used for both an NMOS source/drain implant and a PMOS LDD implant
US6551870B1 (en) * 1998-10-13 2003-04-22 Advanced Micro Devices, Inc. Method of fabricating ultra shallow junction CMOS transistors with nitride disposable spacer
CN102569202A (zh) * 2010-12-16 2012-07-11 中芯国际集成电路制造(北京)有限公司 静态随机存储器的制造方法

Patent Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6124610A (en) * 1998-06-26 2000-09-26 Advanced Micro Devices, Inc. Isotropically etching sidewall spacers to be used for both an NMOS source/drain implant and a PMOS LDD implant
US6551870B1 (en) * 1998-10-13 2003-04-22 Advanced Micro Devices, Inc. Method of fabricating ultra shallow junction CMOS transistors with nitride disposable spacer
CN102569202A (zh) * 2010-12-16 2012-07-11 中芯国际集成电路制造(北京)有限公司 静态随机存储器的制造方法

Similar Documents

Publication Publication Date Title
CN102117737B (zh) 减小半导体器件中ler的方法及半导体器件
TW200605272A (en) Single transistor dram cell with reduced current leakage and method of manufacture
CN102104045B (zh) P型otp器件及其制造方法
CN105448842A (zh) 半导体器件的制作方法
CN103515433B (zh) Nmos晶体管及其形成方法、sram存储单元电路
CN102412205A (zh) 在轻掺杂漏极离子植入中调节栅极侧壁层特征尺寸的工艺
CN101651121B (zh) 静态随机存储器上拉晶体管阈值电压调整方法
CN106206748B (zh) Sonos器件及其制造方法
CN101459140A (zh) 利用sab增加侧墙宽度的嵌入式eeprom工艺方法
CN100388444C (zh) 减小i/o nmos器件热载流子注入的方法
CN105742249B (zh) 改善sonos存储器读取操作能力的方法
JP4942757B2 (ja) 低減されたゲートドーピングを用いる半導体構造体を形成する方法
CN109285778A (zh) 半导体器件及其形成方法
CN102446769B (zh) 一种降低碳辅助注入工艺流程中多晶硅栅电阻的方法
CN220914254U (zh) 光电计算单元和光电计算组件
US20120261740A1 (en) Flash memory and method for fabricating the same
CN103456786B (zh) Mos晶体管结构及其制造方法
US20140017870A1 (en) Method for Inhibiting Programming Disturbance of Flash Memory
CN103390587B (zh) Cmos器件的制造方法
CN103151312A (zh) 一种在cmos源漏注入前进行多晶硅掺杂的方法
CN102693904B (zh) 一种减小i/o mos器件hci效应的方法
CN108735752B (zh) 一种闪存单元结构的制备方法
CN103165611A (zh) 只读存储器及其制作方法
US8679912B2 (en) Semiconductor device having different non-volatile memories having nanocrystals of differing densities and method therefor
CN102610528B (zh) 减小半导体器件栅诱导漏极泄漏的方法、mos器件制造方法

Legal Events

Date Code Title Description
C06 Publication
PB01 Publication
C10 Entry into substantive examination
SE01 Entry into force of request for substantive examination
WD01 Invention patent application deemed withdrawn after publication

Application publication date: 20120411

WD01 Invention patent application deemed withdrawn after publication