CN102376880A - 相变存储器存储单元及其制作方法 - Google Patents

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Abstract

本发明提供了一种相变存储器存储单元，包括至下而上依次排列的底电极、相变层和顶电极，所述底电极为线状，与其下的导电拴横截面相交，所述底电极和相变层相交叉排列。本发明还提供了一种相变存储器存储单元的制作方法。本发明形成了更小的底电极与相变层的接触面积。

Description

相变存储器存储单元及其制作方法
技术领域
本发明涉及半导体制造技术领域，特别涉及一种相变存储器存储单元及其制作方法。
背景技术
目前，相变存储器(Phase-Change RAM，PC RAM)由于具有非易失性、循环寿命长、元件尺寸小、功耗低、可多级存储、高效读取、抗辐照、耐高低温、抗振动、抗电子干扰和制造工艺简单等优点，被认为最有可能取代目前的闪存(Flash)、动态随机存取存储器(DRAM)和静态存储器(SRAM)而成为未来半导体存储器主流产品。
PC RAM存储单元呈矩阵排列，其单个存储单元的结构示意图如图1所示，其包括位于绝缘层100中的相变层102，以及与相变层接触的底电极101和顶电极103。相变层102、底电极101和顶电极103都为柱状。绝缘层100可以是氧化硅；底电极101可以是掺杂的多晶硅、掺杂的非晶硅、金属钨的硅化物、钛和氮化钛的叠层等导电材质；顶电极103可以是金属铜、金等。PC RAM存储单元的相变层，是相变存储器最核心的区域，用于相变材料发生相变，实现存储功能。目前相变层有多种合金材料，一般为硫族化物，而锗锑碲(GST，GeSbTe)合金是公认的研究最多的最为成熟的相变材料。相变层要实现相变需要较高的温度，一般使用底电极对相变层进行加热，而顶电极仅起到互连作用。底电极对相变的加热效果好坏将直接影响相变存储器的读写速率。为了获得良好的加热效果，相变存储器一般采用大驱动电流，因此其写操作电流要达到1毫安(mA)左右，然而驱动电流并不能无限制地上升，大驱动电流会造成外围驱动电路以及逻辑器件的小尺寸化困难。现有一种提高加热效果的方法是，缩小底电极与相变层的接触面积，提高接触电阻。因此，如何缩小底电极与相变层的接触面积，成为相变存储器制作过程中比较关注的问题。
发明内容
有鉴于此，本发明解决的技术问题是：缩小底电极与相变层的接触面积。
为解决上述技术问题，本发明的技术方案具体是这样实现的：
本发明公开了一种相变存储器存储单元，包括至下而上依次排列的底电极、相变层和顶电极，所述底电极为线状，与其下的导电拴横截面相交，所述底电极和相变层相交叉排列。
所述底电极和相变层呈“+”状交叉垂直排列。
本发明还公开了一种相变存储器存储单元的制作方法，该方法包括：
提供一半导体衬底，所述半导体衬底上形成有第一绝缘层，所述第一绝缘层内形成有多个导电拴，所述导电拴呈矩阵排列，每个导电拴定义一个存储单元的位置；
在第一绝缘层的表面依次沉积第二绝缘层和研磨终止层，在所述研磨终止层的表面涂布第一光阻胶层，并曝光显影图案化所述第一光阻胶层，所述图案化的第一光阻胶层具有矩形开口；
以图案化的第一光阻胶层为掩膜，依次刻蚀所述研磨终止层和第二绝缘层，至显露出导电拴，形成与所述矩形开口相对应的沟槽；
去除图案化的第一光阻胶层后，沉积底电极层，所述底电极层覆盖沟槽的底部、侧壁和外部；
各向异性刻蚀所述底电极层，保留位于沟槽侧壁的底电极层，所述位于沟槽侧壁的底电极层具有4个矩形边，刻蚀去除在半导体衬底上的投影与第一绝缘层相交的所述矩形边上的底电极层；
沉积第三绝缘层，所述第三绝缘层覆盖所述沟槽；
依次研磨去除第三绝缘层和研磨终止层，至显露出第二绝缘层，所述底电极层同时被研磨，形成与第二绝缘层高度相同的底电极；所述底电极为线状，与导电拴的横截面相交；
在第二绝缘层的表面沉积第四绝缘层后，涂布第二光阻胶层，并图案化所述第二光阻胶层，图案化的第二光阻胶层具有线状开口，所述线状开口的开口方向与所述底电极相交叉；
以图案化的第二光阻胶层为掩膜，刻蚀第四绝缘层，形成第四绝缘层的线状开口，并在所述第四绝缘层的线状开口内填充相变层材料，经研磨后得到相变层。
所述矩形开口的其中一对边在半导体衬底上的投影分别与相邻两个导电拴的横截面相交，另一对边在半导体衬底上的投影与第一绝缘层相交；或者矩形开口的三边在半导体衬底上的投影与第一绝缘层相交，一边在半导体衬底上的投影与一个导电拴的横截面相交；
所述刻蚀去除在半导体衬底上的投影与第一绝缘层相交的所述矩形边上的底电极层为：刻蚀去除在半导体衬底上的投影与第一绝缘层相交的矩形对边上的底电极层；或者刻蚀去除在半导体衬底上的投影与第一绝缘层相交的矩形三边上的底电极层。
图案化的第二光阻胶层具有线状开口，所述线状开口的开口方向与所述底电极相交叉垂直排列。
所述第一绝缘层、第二绝缘层、第三绝缘层、或第四绝缘层为氧化层。
由上述的技术方案可见，本发明为实现底电极与相变层有较小的接触面积，将底电极和相变层都设置为线状，两者只在交叉点有接触，大大提高了底电极对相变层的加热效果。
附图说明
图1为PC RAM存储单元的结构示意图。
图2为本发明优选实施例制作相变存储器存储单元的方法流程示意图。
图2a至图2i为本发明优选实施例制作相变存储器存储单元的具体剖面示意图。
图2b-1为与图2b相对应的俯视图。
图3为本发明存储单元的俯视示意图。
图4为本发明另一实施例图案化第一光阻胶层之后的俯视图。
具体实施方式
为使本发明的目的、技术方案、及优点更加清楚明白，以下参照附图并举实施例，对本发明进一步详细说明。
本发明优选实施例制作相变存储器存储单元的方法流程示意图如图2所示，其包括以下步骤，下面结合图2a至图2i进行说明。
步骤21、请参阅图2a，提供一半导体衬底200，所述半导体衬底上形成有第一绝缘层201，所述第一绝缘层201内形成有多个导电拴202，所述导电拴呈矩阵排列，每个导电拴202定义一个存储单元的位置。导电拴的下端与半导体衬底上的晶体管(图中未示)等相连接，其上端与存储单元的底电极相连接。其中，导电拴可以为金属钨等。
为清楚说明本发明，本实施例中只示意出两个导电拴。
步骤22、请参阅图2b，在第一绝缘层201的表面依次沉积第二绝缘层203和研磨终止层204；在研磨终止层204的表面涂布第一光阻胶层205，并曝光显影图案化所述第一光阻胶层205，所述图案化的第一光阻胶层205具有矩形开口205’，矩形开口205’的其中一对边在半导体衬底200上的投影分别与相邻两个导电拴的横截面相交，另一对边在半导体衬底200上的投影与第一绝缘层201相交。与图2b相对应的俯视图如图2b-1所示。从图2b-1中可以看出，半导体衬底200上，导电拴202呈矩阵排列，每两个相邻的导电拴与一个矩形状的第一光阻胶层205的开口(矩形开口205’)相对，且该矩形开口205’的其中一对边分别与该两个导电拴的横截面相交。
其中，第一绝缘层201和第二绝缘层203的材料可以相同，也可以不同，但都为氧化层等绝缘介电层；研磨终止层204可以为氮化层、掺氮的碳化硅(NDC)等。
步骤23、请参阅图2c，以图案化的第一光阻胶层205为掩膜，依次刻蚀所述研磨终止层204和第二绝缘层203，至显露出导电拴202，形成与所述矩形开口相对应的沟槽。
步骤24、请参阅图2d，去除图案化的第一光阻胶层205后，沉积底电极层206，所述底电极层覆盖沟槽的底部、侧壁和外部。
步骤25、请参阅图2e，各向异性刻蚀所述底电极层206，保留位于沟槽侧壁的底电极层，所述位于沟槽侧壁的底电极层具有4个矩形边，刻蚀去除在半导体衬底上的投影与第一绝缘层相交的矩形对边上的底电极层。
根据各向异性刻蚀的特性，各向异性刻蚀只会将水平方向的沉积层去除，而保留垂直方向上的沉积层。经过各向异性刻蚀之后，底电极层位于沟槽的四个侧壁上，其中只有两个对边侧壁上的底电极层分别与导电拴电性连接，另外两个对边侧壁上的底电极层直接与第一绝缘层接触，由于本发明实施例只在与导电拴相对的位置上形成线状底电极，所以就需要将另外两个对边侧壁上与第一绝缘层接触的底电极层刻蚀去除，即刻蚀去除在半导体衬底上的投影与第一绝缘层相交的矩形对边上的底电极层。
步骤26、请参阅图2f，在对边侧壁具有底电极层的沟槽内沉积第三绝缘层207。
步骤27、请参阅图2g，依次研磨去除第三绝缘层207和研磨终止层204，至显露出第二绝缘层203，所述底电极层206同时被研磨，形成与第二绝缘层203高度相同的底电极206’。所述底电极206’为线状，与导电拴的横截面相交。此时底电极层206’在各向异性刻蚀过程中形成的尖角已经在研磨过程中被去除掉，形成规则形状的底电极。
底电极206’同时被第三绝缘层207和第二绝缘层203包围，即第三绝缘层207和第二绝缘层203位于同一半导体器件层，所以第三绝缘层107和第二绝缘层103的材料一般相同，为氧化层等绝缘介电层。
步骤28、请参阅图2h，在第二绝缘层203的表面沉积第四绝缘层208后，涂布第二光阻胶层209，并图案化所述第二光阻胶层209，图案化的第二光阻胶层209具有线状开口，所述线状开口的开口方向与形成的线状底电极206’相垂直。
其中，第四绝缘层208也可以为氧化层等绝缘介电层。
步骤29、请参阅图2i，以图案化的第二光阻胶层为掩膜，刻蚀第四绝缘层208，形成第四绝缘层208的线状开口，并在所述第四绝缘层的线状开口内填充相变层材料210，经研磨后得到相变层。
至此，本发明优选实施例包括底电极和相变层的存储单元形成。
根据上述说明，本发明实施例存储单元的俯视示意图如3所示。导电拴202上形成有“+”状的底电极206’和相变层210，底电极206’为线状，与其下的导电拴202横截面相交，具有线状的底电极206’和相变层210只在“+”状的垂直交叉点有接触，所以接触面积与现有技术相比明显减小，从而大大提高了底电极对相变层的加热效果。从图3可以看出，如果定义线状底电极与Y方向平行，则形成的线状相变层与X方向平行，反之也可以，只要底电极和相变层呈交叉垂直排列即可。
需要说明的是，如果底电极和相变层只是交叉排列，而不是如本实施例中的相交叉且垂直排列，也可实现本发明的目的，与现有技术相比，已经大大减少了底电极与相变层之间的接触面积。但是，如果底电极和相变层只是交叉排列，其相互接触的面积为平行四边形的面积，交叉且垂直排列的底电极与相变层之间的接触面积为矩形的面积，在相同底电极和相变层的情况下，平行四边形的面积大于矩形面积，因此本发明的优选实施例为底电极和相变层相交叉垂直排列。
综上所述，本发明实施例的相变存储器存储单元，为实现底电极与相变层有较小的接触面积，将底电极和相变层都设置为线状，两者只在交叉点有接触。参照图2b-1，本发明实施例刻蚀一个沟槽同时形成两个存储单元。如果上述刻蚀的沟槽的三个侧壁在半导体衬底上的投影都与第一绝缘层相交，只有一个沟槽的侧壁在半导体衬底上的投影与导电拴的横截面相交，如图4所示，则刻蚀一个沟槽只能形成一个存储单元，而且需要刻蚀本发明实施例2倍的沟槽，进而需要更为细密的掩膜板，因此会光刻技术的要求更高，而带来不必要的麻烦，因此本发明优选为刻蚀一个沟槽同时形成两个存储单元。图4为本发明另一实施例图案化第一光阻胶层之后的俯视图。图案化的第一光阻胶层具有矩形开口，矩形开口的三个边在半导体衬底上的投影与第一绝缘层相交，只有一个边在半导体衬底上的投影与导电拴的横截面相交。
根据上述两个实施例，本发明相变存储器存储单元的制作方法包括以下步骤：
提供一半导体衬底，所述半导体衬底上形成有第一绝缘层，所述第一绝缘层内形成有多个导电拴，所述导电拴呈矩阵排列，每个导电拴定义一个存储单元的位置；
在第一绝缘层的表面依次沉积第二绝缘层和研磨终止层，在所述研磨终止层的表面涂布第一光阻胶层，并曝光显影图案化所述第一光阻胶层，所述图案化的第一光阻胶层具有矩形开口；
以图案化的第一光阻胶层为掩膜，依次刻蚀所述研磨终止层和第二绝缘层，至显露出导电拴，形成与所述矩形开口相对应的沟槽；
去除图案化的第一光阻胶层后，沉积底电极层，所述底电极层覆盖沟槽的底部、侧壁和外部；
各向异性刻蚀所述底电极层，保留位于沟槽侧壁的底电极层，所述位于沟槽侧壁的底电极层具有4个矩形边，刻蚀去除在半导体衬底上的投影与第一绝缘层相交的所述矩形边上的底电极层；
沉积第三绝缘层，所述第三绝缘层覆盖所述沟槽；
依次研磨去除第三绝缘层和研磨终止层，至显露出第二绝缘层，所述底电极层同时被研磨，形成与第二绝缘层高度相同的底电极；所述底电极为线状，与导电拴的横截面相交；
在第二绝缘层的表面沉积第四绝缘层后，涂布第二光阻胶层，并图案化所述第二光阻胶层，图案化的第二光阻胶层具有线状开口，所述线状开口的开口方向与所述底电极相交叉；
以图案化的第二光阻胶层为掩膜，刻蚀第四绝缘层，形成第四绝缘层的线状开口，并在所述第四绝缘层的线状开口内填充相变层材料，经研磨后得到相变层。
其中，所述矩形开口的其中一对边在半导体衬底上的投影分别与相邻两个导电拴的横截面相交，另一对边在半导体衬底上的投影与第一绝缘层相交；或者矩形开口的三边在半导体衬底上的投影与第一绝缘层相交，一边在半导体衬底上的投影与一个导电拴的横截面相交；
所述刻蚀去除在半导体衬底上的投影与第一绝缘层相交的所述矩形边上的底电极层为：刻蚀去除在半导体衬底上的投影与第一绝缘层相交的矩形对边上的底电极层；或者刻蚀去除在半导体衬底上的投影与第一绝缘层相交的矩形三边上的底电极层。
为进一步缩小底电极和相变层之间的接触面积，优选地，将底电极和相变层相交叉垂直排列。即在图案化第二光阻胶层后，图案化的第二光阻胶层具有线状开口，所述线状开口的开口方向与所述底电极相交叉垂直排列。
以上所述仅为本发明的较佳实施例而已，并不用以限制本发明，凡在本发明的精神和原则之内，所做的任何修改、等同替换、改进等，均应包含在本发明保护的范围之内。

Claims (6)

1.一种相变存储器存储单元，包括至下而上依次排列的底电极、相变层和顶电极，其特征在于，所述底电极为线状，与其下的导电拴横截面相交，所述底电极和相变层相交叉排列。
2.如权利要求1所述的存储单元，其特征在于，所述底电极和相变层呈“+”状交叉垂直排列。
3.一种相变存储器存储单元的制作方法，该方法包括：
提供一半导体衬底，所述半导体衬底上形成有第一绝缘层，所述第一绝缘层内形成有多个导电拴，所述导电拴呈矩阵排列，每个导电拴定义一个存储单元的位置；
在第一绝缘层的表面依次沉积第二绝缘层和研磨终止层，在所述研磨终止层的表面涂布第一光阻胶层，并曝光显影图案化所述第一光阻胶层，所述图案化的第一光阻胶层具有矩形开口；
以图案化的第一光阻胶层为掩膜，依次刻蚀所述研磨终止层和第二绝缘层，至显露出导电拴，形成与所述矩形开口相对应的沟槽；
去除图案化的第一光阻胶层后，沉积底电极层，所述底电极层覆盖沟槽的底部、侧壁和外部；
各向异性刻蚀所述底电极层，保留位于沟槽侧壁的底电极层，所述位于沟槽侧壁的底电极层具有4个矩形边，刻蚀去除在半导体衬底上的投影与第一绝缘层相交的所述矩形边上的底电极层；
沉积第三绝缘层，所述第三绝缘层覆盖所述沟槽；
依次研磨去除第三绝缘层和研磨终止层，至显露出第二绝缘层，所述底电极层同时被研磨，形成与第二绝缘层高度相同的底电极；所述底电极为线状，与导电拴的横截面相交；
在第二绝缘层的表面沉积第四绝缘层后，涂布第二光阻胶层，并图案化所述第二光阻胶层，图案化的第二光阻胶层具有线状开口，所述线状开口的开口方向与所述底电极相交叉；
以图案化的第二光阻胶层为掩膜，刻蚀第四绝缘层，形成第四绝缘层的线状开口，并在所述第四绝缘层的线状开口内填充相变层材料，经研磨后得到相变层。
4.如权利要求3所述的方法，其特征在于，所述矩形开口的其中一对边在半导体衬底上的投影分别与相邻两个导电拴的横截面相交，另一对边在半导体衬底上的投影与第一绝缘层相交；或者矩形开口的三边在半导体衬底上的投影与第一绝缘层相交，一边在半导体衬底上的投影与一个导电拴的横截面相交；
所述刻蚀去除在半导体衬底上的投影与第一绝缘层相交的所述矩形边上的底电极层为：刻蚀去除在半导体衬底上的投影与第一绝缘层相交的矩形对边上的底电极层；或者刻蚀去除在半导体衬底上的投影与第一绝缘层相交的矩形三边上的底电极层。
5.如权利要求4所述的方法，其特征在于，图案化的第二光阻胶层具有线状开口，所述线状开口的开口方向与所述底电极相交叉垂直排列。
6.如权利要求3所述的方法，其特征在于，所述第一绝缘层、第二绝缘层、第三绝缘层、或第四绝缘层为氧化层。
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Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN103367634A (zh) * 2012-04-09 2013-10-23 中芯国际集成电路制造(上海)有限公司 用于相变随机存取存储器的底部电接触结构的制造方法
CN105428528A (zh) * 2015-12-15 2016-03-23 上海新储集成电路有限公司 三维相变存储器存储单元的制备方法

Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6031287A (en) * 1997-06-18 2000-02-29 Micron Technology, Inc. Contact structure and memory element incorporating the same
US20030075778A1 (en) * 1997-10-01 2003-04-24 Patrick Klersy Programmable resistance memory element and method for making same
US7465675B2 (en) * 2004-08-31 2008-12-16 Samsung Electronics Co., Ltd. Method of forming a phase change memory device having a small area of contact
CN101393965A (zh) * 2007-07-12 2009-03-25 三星电子株式会社 用于形成具有底电极的相变存储器件的方法

Patent Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6031287A (en) * 1997-06-18 2000-02-29 Micron Technology, Inc. Contact structure and memory element incorporating the same
US20030075778A1 (en) * 1997-10-01 2003-04-24 Patrick Klersy Programmable resistance memory element and method for making same
US7465675B2 (en) * 2004-08-31 2008-12-16 Samsung Electronics Co., Ltd. Method of forming a phase change memory device having a small area of contact
CN101393965A (zh) * 2007-07-12 2009-03-25 三星电子株式会社 用于形成具有底电极的相变存储器件的方法

Cited By (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN103367634A (zh) * 2012-04-09 2013-10-23 中芯国际集成电路制造(上海)有限公司 用于相变随机存取存储器的底部电接触结构的制造方法
CN103367634B (zh) * 2012-04-09 2015-06-17 中芯国际集成电路制造(上海)有限公司 用于相变随机存取存储器的底部电接触结构的制造方法
CN105428528A (zh) * 2015-12-15 2016-03-23 上海新储集成电路有限公司 三维相变存储器存储单元的制备方法

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