CN102347206A

CN102347206A - 用于制作半导体器件的方法

Info

Publication number: CN102347206A
Application number: CN2010102454354A
Authority: CN
Inventors: 孙武; 尹晓明; 张海洋; 周俊卿
Original assignee: Semiconductor Manufacturing International Shanghai Corp
Current assignee: Semiconductor Manufacturing International Shanghai Corp; Semiconductor Manufacturing International Beijing Corp
Priority date: 2010-07-29
Filing date: 2010-07-29
Publication date: 2012-02-08
Anticipated expiration: 2030-07-29
Also published as: CN102347206B

Abstract

本发明提供一种用于制作半导体器件的方法，所述方法包括：提供半导体衬底，在所述半导体衬底上形成有前端器件结构，并且在所述前端器件结构上形成有低介电常数介电层；在所述低介电常数介电层上形成具有图案的掩蔽层；以所述掩蔽层作为掩膜，蚀刻所述低介电常数介电层，以露出所述低介电常数介电层的至少一部分侧壁；用气体对所述至少一部分侧壁进行吹扫；以及去除所述掩蔽层。根据本发明的方法能够减小在等离子灰化工艺过程中对低介电常数介电层造成的损伤，从而能够改善其中形成的沟槽的剖面形貌，并且提高半导体器件的整体电学性能。

Description

用于制作半导体器件的方法

技术领域

本发明涉及半导体制造领域，且具体而言，涉及一种用于制作半导体器件的方法。

背景技术

目前，等离子体蚀刻工艺作为一种半导体制造工艺而被广泛用于定义硅集成电路的结构。在铜互连工艺中，由于铜较难蚀刻，所以通常利用等离子体蚀刻工艺在层间介电层(ILD)中蚀刻出通孔或沟槽以将金属填入其中从而实现导电性互连(大马士革法)。

随着IC制造向亚45nm及以下发展，互连延迟成为提高集成电路(IC)的速度和性能的一个主要限制因素。众所周知，在半导体制造工艺中最小化互连延迟的方式之一是在制作IC期间使用低介电常数(低k)材料来减小互连电容。因而，近年来，低k材料(k＜3)已经逐渐取代介电常数相对较高的绝缘材料(如，二氧化硅等)而被用作半导体器件的金属层间介电层(IMD)。另外，为了进一步减小绝缘材料的介电常数，可以使用其中形成有孔的超低k材料(k＜2.45)，例如，黑钻(BD)等。这种低k材料层可通过类似于涂覆光致抗蚀剂(PR)的旋涂法或化学气相沉积(CVD)法来形成，因而易于与现有的半导体制造工艺兼容。

然而，尽管低k材料由于具有上述诸多优点而广泛用于半导体制造工艺，但使用这种低k材料的半导体工艺仍然存在许多问题。首先，在半导体制造期间，低k材料层通常较之于传统的介电层要易于出现损伤，例如，其容易在用于对介电层进行构图的蚀刻工艺和等离子体灰化工艺期间受损，并且IMD的k值越低，则越容易受损。此外，某些低k材料在受损时，尤其是在构图工艺之后，容易吸水或者与会改变介电层的电属性的其他工艺污染物反应，从而导致低k材料的介电常数增大并因而失去其低k的优势。

图1是示出了根据现有技术的用于制作半导体器件的方法的流程图。首先，在步骤S101中，提供前端器件结构，所述前端器件结构包括半导体衬底和低k介电层。接着，在步骤S102中，在所述低k介电层的表面上形成TEOS保护层，该层是可选的而非必需的，用以在等离子体干法蚀刻过程中保护低k介电层的表面不受等离子体轰击损伤。然后，在步骤S103中，在所述TEOS保护层的表面上形成抗反射涂层。接着，在步骤S104中，在所述抗反射涂层的表面上形成光致抗蚀剂层，并且使其形成图案。然后，在步骤S 105中，以所述光致抗蚀剂层作为掩膜，蚀刻所述抗反射涂层、所述TEOS保护层和所述低k介电层。最后，在步骤S106中，去除所述光致抗蚀剂层和所述抗反射涂层。

常规上，采用等离子体干法灰化工艺从包含低k材料层的半导体器件中去除蚀刻后残留的光致抗蚀剂等，并且通常采用包含O₂、O₂/H₂O或CO₂的气体作为灰化剂。由于诸如黑钻这类常用的低k材料中含有C和H元素，并且k值越低则C和H的含量越高，而这些元素又容易与灰化剂中的氧发生反应生成气态生成物，因而在低k材料的侧壁会发生改性或者回缩(pull-back)，从而导致沟槽剖面形貌不佳，并且使半导体器件的整体电学性能变差。

因此，需要一种用于制作半导体器件的方法，期望该方法能够减小等离子体灰化工艺过程中对低k介电层造成的损伤，以改善半导体器件的整体电学性能。此外，还期望该方法能够与传统CMOS制造工艺兼容，以降低制造成本。

发明内容

在发明内容部分中引入了一系列简化形式的概念，这将在具体实施方式部分中进一步详细说明。本发明的发明内容部分并不意味着要试图限定出所要求保护的技术方案的关键特征和必要技术特征，更不意味着试图确定所要求保护的技术方案的保护范围。

为解决如上所述在等离子体灰化工艺过程中会对低k介电层造成损伤的问题，本发明提供一种用于制作半导体器件的方法，所述方法包括：提供半导体衬底，在所述半导体衬底上形成有前端器件结构，并且在所述前端器件结构上形成有低介电常数介电层；在所述低介电常数介电层上形成具有图案的掩蔽层；以所述掩蔽层作为掩膜，蚀刻所述低介电常数介电层，以露出所述低介电常数介电层的至少一部分侧壁；用气体对所述至少一部分侧壁进行吹扫；以及去除所述掩蔽层。

优选地，所述低介电常数介电层的介电常数小于3。

优选地，所述低介电常数介电层的厚度为1000～5000

优选地，所述掩蔽层是光致抗蚀剂层。

优选地，所述光致抗蚀剂层是通过旋涂法涂覆而形成的，并且其厚度为2000～6000

优选地，以包含CF₄、CHF₃、Ar和O₂的混合气体作为源气体通过等离子体干法蚀刻工艺蚀刻所述低介电常数介电层。

优选地，所述掩蔽层包括有机介质层和光致抗蚀剂层。

优选地，所述有机介质层和所述光致抗蚀层是通过旋涂法涂覆而形成的，并且所述有机介质层的厚度为2000～6000

优选地，以包含CF₄、CHF₃、Ar和O₂的混合气体作为源气体通过等离子体干法蚀刻工艺蚀刻所述有机介质层，以使其具有所述图案。

优选地，以包含CF₄、CO₂和Ar的混合气体作为源气体通过等离子体干法蚀刻工艺蚀刻所述低介电常数介电层。

优选地，以O₂、O₂/H₂O或CO₂作为灰化气体通过等离子体灰化工艺去除所述掩蔽层。

优选地，所述吹扫是在压强为100～400mT、功率为200～1000w且温度为10～50℃的条件下进行的。

优选地，所述气体包含He和Ar中的一种或两种。

优选地，所述气体包含N₂、H₂和NH₃中的一种或多种。

优选地，所述气体的流速为200～1000sccm。

优选地，所述吹扫的持续时间为30～120秒。

根据本发明的用于制作半导体器件的方法通过在等离子体灰化工艺之前使用包含He和/或Ar的气体对低k介电层的侧壁进行吹扫，能够减小在等离子灰化工艺过程中对低k介电层的侧壁造成的损伤，从而能够改善其中形成的沟槽的剖面形貌，并且提高半导体器件的整体电学性能。此外，根据本发明的方法还能够与传统CMOS制造工艺兼容，从而降低制造成本。

附图说明

本发明的下列附图在此作为本发明的一部分用于理解本发明。附图中示出了本发明的实施例及其描述，用来解释本发明的原理。在附图中：

图1是示出了根据现有技术的用于制作半导体器件的方法的流程图；

图2A-2D是示出了根据本发明第一示例性实施例的用于制作半导体器件的方法的示意性剖面图；

图3是示出了根据本发明第一示例性实施例的用于制作半导体器件的方法的流程图；

图4A-4J是示出了根据本发明第二示例性实施例的用于制作半导体器件的方法的示意性剖面图；

图5是示出了根据本发明第二示例性实施例的用于制作半导体器件的方法的流程图；以及

图6A和6B分别是示出了采用根据现有技术的方法和根据本发明实施例的方法制作的沟槽的扫描电镜(SEM)剖视图。

具体实施方式

在下文的描述中，给出了大量具体的细节以便提供对本发明更为彻底的理解。然而，对于本领域技术人员来说显而易见的是，本发明可以无需一个或多个这些细节而得以实施。在其他的例子中，为了避免与本发明发生混淆，对于本领域公知的一些技术特征未进行描述。

为了彻底理解本发明，将在下列的描述中提出详细的步骤，以便说明本发明是如何来减小在等离子体灰化工艺过程中对低k介电层造成的损伤的。显然，本发明的施行并不限定于半导体领域的技术人员所熟习的特殊细节。本发明的较佳实施例详细描述如下，然而除了这些详细描述以外，本发明还可以具有其他实施方式。

在下列段落中参照附图以举例方式更具体地描述本发明。根据下列说明，本发明的优点和特征将更清楚。需要说明的是，附图均采用非常简化的形式且均使用非精准的比例，仅用以方便、清晰地辅助说明本发明实施例。应当理解的是，当提到一层在另一层“上”时，该层可以直接位于另一层上面，或者也可以在它与另一层之间存在一个或多个中间层。此外，还应当理解的是，当提到一层在两个层“之间”时，它可以只是位于两个层之间的层，或者也可以在它与两个层之间存在一个或多个中间层。

[第一示例性实施例]

下面，将参照图2A-2D以及图3来说明根据本发明的第一示例性实施例。

图2A-2D是示出了根据本发明第一示例性实施例的用于制作半导体器件的方法的示意性剖面图。

首先，如图2A中所示，提供半导体衬底201，在该半导体衬底201上形成有前端器件结构(图中未示出)，并且在所述前端器件结构上形成有低k介电层202。其中，所述低k介电层202的厚度约为1000～5000

用于在后续金属互连工艺中使器件与金属互连层隔离，并且所述半导体衬底201例如可以是未掺杂的单晶硅、掺杂有N型或P型杂质的单晶硅、锗硅或者绝缘体上硅(SOI)等。所述前端器件结构例如可以包括位于低k介电层202下方的一层未掺杂硅玻璃(USG)或掺磷硅玻璃(PSG)(图中未示出)，用于平坦化将要形成低k介电层202的膜层的表面。

作为示例，低k介电层202的构成材料可以为Black Diamond^TMII(BDII)电介质。这种电介质材料为碳掺杂的氧化硅(也称为碳氧化硅)，其中碳原子含量高于10％，其由美国加州圣大克劳拉市Applied Materials公司市售，并且其改进材料包括通过UV硬化且具有30％的孔隙率的BDIIx电介质和通过电子束硬化的BDIIebeam电介质。此外，其他含碳的低k材料包括与

(苯环丁烯)介电材料，其由Dow Chemical公司市售。这些材料中多数为有机或聚合电介质，容易与氧气或氧离子反应生成气态物而被消耗。

接着，如图2B中所示，在低k介电层202的表面上形成氧化层203，并且之后，在氧化层203的表面上形成抗反射涂层204。其中，所述氧化层203的厚度约为200～1000

用于在等离子体蚀刻时保护介电层表面不受等离子体轰击损伤，并且所述抗反射涂层204的厚度约为500～1500

作为示例，可以通过在700～750℃的温度下以正硅酸乙酯(TEOS)作为源气体通过化学气相沉积(CVD)法来形成氧化层203，并且通过旋涂法来形成抗反射涂层204。

可替代地，可以在210℃的温度下以SiH₄和N₂O的混合气体作为源气体通过CVD法来形成氧化层203。

然后，如图2C中所示，在抗反射涂层204的表面上形成光致抗蚀剂层205，并且对其进行曝光和显影使其形成图案。其中，所述光致抗蚀剂层205的厚度约为2000～6000

作为示例，可以通过旋涂法来形成光致抗蚀剂层205，并且在本实施例中采用正光致抗蚀剂。这里，需要注意的是，之前所形成的抗反射涂层204可以在曝光时防止光线在其表面反射而损伤附近的光致抗蚀剂层205，从而能够改善显影后检查(ADI)关键尺寸(CD)。

接着，以光致抗蚀剂层205作为掩膜，蚀刻抗反射涂层204、氧化层203和低k介电层202，以露出低k介电层202的至少一部分侧壁，如图2D中所示。

作为示例，蚀刻抗反射涂层204、氧化层203和低k介电层202的源气体可以采用包含Ar、CF₄和O₂的混合气体，其中，Ar的流速为50～200sccm，CF₄的流速为50～200sccm，O₂的流速为2～8sccm。这里，sccm是标准状态下，也就是1个大气压、25℃下每分钟1立方厘米(1ml/min)的流量。

另外，作为示例，蚀刻氧化层203的源气体可以采用包含Ar、CF₄、CHF₃和O₂TG的混合气体，其中，Ar的流速为70～300sccm，CF₄的流速为60～240sccm，CHF₃的流速为10～60sccm，O₂TG流速为2～10sccm，通入到晶片边缘。其中，O₂TG是指专门通入到晶片边缘或者晶片中心的一管作为调整气体(tuning gas)的氧气，主要用于调整整个晶片的蚀刻均匀性。

此外，作为示例，蚀刻低k介电层202的源气体可以采用包含Ar、CF₄、O₂和CHF₃的混合气体，其中，Ar的流速为200～500sccm，CF₄的流速为100～500sccm，O₂的流速为10～100sccm，且CHF₃的流速为0～200sccm。优选地，Ar的流速为300sccm，CF₄的流速为200sccm，O₂的流速为20sccm，且CHF₃的流速为50sccm。同样，可以在蚀刻低k介电层202的源气体中加入适量的CH₂F₂或CH₃F来调整剖面轮廓的角度。

之后，用气体对低k介电层202的露出的至少一部分侧壁进行吹扫。其中，在压强为100～400mT、功率为200～1000w且温度为10～50℃的条件下，并且优选地，在压强为200mT、功率为500w且温度为25℃的条件下向工艺反应腔中通入气体进行吹扫。所述气体包含He和Ar中的一种或两种，并且还可以包含N₂、H₂和NH₃中的一种或多种。

作为示例，所述气体的流速约为200～1000sccm，且优选为500sccm，并且吹扫的持续时间为30～120秒，且优选为60秒。

最后，去除光致抗蚀剂层205和抗反射涂层204。作为示例，可以使用O₂、O₂/H₂O或CO₂作为灰化剂的等离子体增强灰化工艺来去除光致抗蚀剂层205和抗反射涂层204。

参照图3，其中，示出了根据本发明第一示例性实施例的用于制作半导体器件的方法的流程图。

如图3中所示，首先，在步骤S301中，提供半导体衬底，在所述半导体衬底上形成有前端器件结构，并且在所述前端器件结构上形成有低k介电层。

接着，在步骤S302中，在所述低k介电层的表面上形成氧化层。

接着，在步骤S303中，在所述氧化层的表面上形成抗反射涂层。

然后，在步骤S303中，在所述抗反射涂层的表面上形成具有图案的光致抗蚀剂层。

接着，在步骤S304中，以所述光致抗蚀剂层作为掩膜，蚀刻所述抗反射涂层、所述氧化层和所述低k介电层，以露出所述低k介电层的至少一部分侧壁。

然后，在步骤S305中，用气体对所述至少一部分侧壁进行吹扫。

最后，在步骤S306中，去除所述光致抗蚀剂层和所述抗反射涂层。

[第二示例性实施例]

下面，将参照图4A-4J以及图5来说明根据本发明的第二示例性实施例。

图4A-4J是示出了根据本发明第二示例性实施例的用于制作半导体器件的方法的示意性剖面图。在本实施例中，采用目前低k半导体制造工艺中常用的三层掩膜技术，其中，所述三层掩膜包括有机介质层(ODL)、低温氧化层(LTO)和光致抗蚀剂层。

首先，如图4A中所示，提供半导体衬底401，在该半导体衬底401上形成有前端器件结构(图中未示出)，并且在所述前端器件结构上形成有低k介电层402。其中，作为示例，所述半导体衬底401、所述前端器件结构和所述低k介电层402的构成材料、厚度以及形成方法可以与第一示例性实施例中的相同。

接着，如图4B中所示，在低k介电层402的表面上形成氧化层403。其中，作为示例，所述氧化层403的构成材料、厚度以及形成方法都可以与第一示例性实施例中的相同。

然后，如图4C中所示，在氧化层403的表面上形成有机介质层404。其中，所述有机介质层404例如可以采用有机底部抗反射涂层(BARC)，其由Clariant或Shipley公司市售，并且有机BARC的构成材料包括但不限于聚砜类、聚脲类、聚砜脲类、聚丙烯酸酯类和聚乙烯基吡啶。作为示例，可以通过旋涂法来形成所述有机介质层404，并且其厚度约为2000～6000

接着，如图4D中所示，在有机介质层404的表面上形成低温氧化层405。作为示例，可以在210℃的温度下以SiH₄和N₂O的混合气体作为源气体通过CVD法来形成氧化层405。

然后，如图4E中所示，在低温氧化层405的表面上形成抗反射涂层406。作为示例，可以通过旋涂法来形成所述抗反射涂层406，并且其厚度约为500～1500

接着，如图4F中所示，在抗反射涂层406的表面上形成具有图案的光致抗蚀剂层407。作为示例，可以通过旋涂法来形成光致抗蚀剂层407，且其厚度约为2000～4000

并且通过曝光和显影使其具有图案。

然后，如图4G中所示，以光致抗蚀剂层407作为掩膜，蚀刻抗反射涂层406和低温氧化层405，以在其中形成所述图案。

作为示例，蚀刻抗反射涂层406和低温氧化层405的源气体可以采用包含CF₄、CHF₃、Ar和O₂的混合气体，其中，CF₄的流速为50～200sccm，CHF₃的流速为0～100sccm，Ar的流速为0～200sccm，并且O₂的流速为0～20sccm。

之后，如图4H中所示，以光致抗蚀剂层407、抗反射涂层406和低温氧化层405作为掩膜，蚀刻有机介质层404，以在其中形成图案。

作为示例，蚀刻有机介质层404的源气体可以采用包含CF₄、CHF₃、Ar和O₂的混合气体，其中，CF₄的流速为0～200sccm，CHF₃的流速为0～100sccm，Ar的流速为0～200sccm，并且O₂的流速为0～200sccm。

这里，需要注意的是，由于用于蚀刻有机介质层404的源气体对光致抗蚀剂层407和抗反射涂层406的蚀刻选择比较差，因而在有机介质层404中蚀刻形成图案时，低温氧化层405上的光致抗蚀剂层407和抗反射涂层406几乎都被刻尽。

接着，如图4I中所示，以低温氧化层405和有机介质层404作为掩膜，蚀刻氧化层403和低k介电层402，以露出低k介电层402的至少一部分侧壁。

作为示例，蚀刻氧化层403和低k介电层402的源气体可以采用包含CF₄、CO₂和Ar的混合气体，其中，CF₄的流速为50～200sccm，CO₂的流速为0～50sccm，并且Ar的流速为0～200sccm。

这里，需要注意的是，由于用于蚀刻氧化层403的源气体对于低温氧化层405不具有蚀刻选择比，因而在氧化层403和低k介电层402中蚀刻形成通孔或沟槽时，低温氧化层405也几乎被刻尽。

然后，用气体对低k介电层402露出的至少一部分侧壁吹扫。其中，所采用的工艺条件以及所采用的气体可以与第一示例性实施例中的相同。

最后，如图4J中所示，去除有机介质层404。作为示例，可以使用O₂、O₂/H₂O或CO₂作为灰化剂的等离子体增强灰化工艺来去除有机介质层404。

参照图5，其中，示出了根据本发明第二示例性实施例的用于制作半导体器件的方法的流程图。

如图5中所示，首先，在步骤S501中，提供半导体衬底，在所述半导体衬底上形成有前端器件结构，并且在所述前端器件上形成有低k介电层。

接着，在步骤S502中，在所述低k介电层的表面上形成氧化层。

然后，在步骤S503中，在所述氧化层的表面上形成有机介质层。

接着，在步骤S504中，在所述有机介质层的表面上形成低温氧化层。

然后，在步骤S505中，在低温氧化层的表面上形成抗反射涂层。

接着，在步骤S506中，在抗反射涂层的表面上形成具有图案的光致抗蚀剂层。

然后，在步骤S507中，以所述光致抗蚀剂层作为掩膜，蚀刻抗反射涂层和低温氧化层。

接着，在步骤S508中，以所述光致抗蚀剂层、所述抗反射涂层和所述低温氧化层作为掩膜，蚀刻所述有机介质层。

然后，在步骤S509中，以所述低温氧化层和所述有机介质层作为掩膜，蚀刻所述氧化层和所述低k介电层，以露出所述低k介电层的至少一部分侧壁。

接着，在步骤S510中，用气体对所述至少一部分侧壁进行吹扫。

最后，在步骤S511中，去除有机介质层。

这里，需要注意的是，虽然在第一示例性实施例中采用光致抗蚀剂层并且在第二示例性实施例中采用由光致抗蚀剂层、有机介质层和低温氧化层构成的三层掩膜作为掩蔽层，用于在蚀刻低k介电层时对所述低k介电层中不需要被蚀刻掉的部分进行掩蔽，但是本领域技术人员应该认识到，本发明所使用的掩蔽层还可以具有其他构成形式。

此外，本领域技术人员还应当理解，根据本发明的第一和第二示例性实施例中所采用的抗反射涂层、低温氧化层、TEOS氧化层等都是可选而非必需的。

[本发明的有益效果]

下面，将参照表格1以及图6A和6B来说明根据本发明实施例的方法的有益效果。

表格1

所执行的工艺	k值
		低k材料沉积	2.5
He吹扫	2.53
		He吹扫和Ar/O₂吹扫	2.58

如表格1中所示，在沉积低k材料形成低k介电层时，其k值约为2.5。采用根据现有技术的方法进行Ar/O₂吹扫去除光致抗蚀剂之后，此低k介电层的k值会增大至4.8，远远超过了定义低k材料的k值(k＜3)，这是由于低k材料中所含的C和H元素与氧发生反应产生损伤而使得低介电层的k值变大，从而失去其低k的优势。然而，从表格1中可以看出，如果采用根据本发明实施例的方法在Ar/O₂吹扫之前进行He吹扫，则能够使低k介电层的k值保持在2.58左右，这是由于He饱和吸附在低k材料的表面，能够使低k介电层在进行Ar/O₂吹扫时不与氧发生反应，从而使其不受损伤。

图6A和6B分别是示出了采用根据现有技术的方法和根据本发明实施例的方法制作的沟槽的SEM剖视图。

如图6A中所示，沟槽上部的宽度明显大于其下部的宽度，沟槽侧壁出现明显回缩。另外，由于在实际工艺过程中为了在蚀刻低k介电层时对其表面进行适当保护，通常会在低k介电层上形成TEOS保护层，所以当低k介电层受损而在沟槽侧壁出现明显回缩时，会在沟槽顶部会形成TEOS“帽盖(cap)”。

如图6B中所示，采用根据本发明实施例的方法制作的沟槽的侧壁较为垂直并且未呈现明显回缩。这是由于通过在等离子体灰化工艺之前进行根据本发明实施例的气体吹扫，有效地防止了低k材料在灰化工艺过程中受到损伤。

由此可见，根据本发明实施例的用于制作半导体器件的方法能够减小等离子灰化工艺过程中对低k介电层造成的损伤，从而能够改善在其中形成的沟槽的剖面形貌，并且提高半导体器件的整体电学性能。此外，该方法由于不需要添加任何其他工艺设备而只需使用现有的工艺反应腔，所以能够容易与传统CMOS制造工艺兼容，从而降低了制造成本。

[本发明的工业适用性]

根据如上所述的实施例制作的半导体器件可应用于多种集成电路(IC)中。根据本发明的IC例如是存储器电路，如随机存取存储器(RAM)、动态RAM(DRAM)、同步DRAM(SDRAM)、静态RAM(SRAM)、或只读存储器(ROM)等等。根据本发明的IC还可以是逻辑器件，如可编程逻辑阵列(PLA)、专用集成电路(ASIC)、合并式DRAM逻辑集成电路(掩埋式DRAM)、射频电路或任意其他电路器件。根据本发明的IC芯片可用于例如用户电子产品，如个人计算机、便携式计算机、游戏机、蜂窝式电话、个人数字助理、摄像机、数码相机、手机等各种电子产品中，尤其是射频产品中。

本发明已经通过上述实施例进行了说明，但应当理解的是，上述实施例只是用于举例和说明的目的，而非意在将本发明限制于所描述的实施例范围内。此外，本领域技术人员可以理解的是，本发明并不局限于上述实施例，根据本发明的教导还可以做出更多种的变型和修改，这些变型和修改均落在本发明所要求保护的范围以内。本发明的保护范围由附属的权利要求书及其等效范围所界定。

Claims

1.一种用于制作半导体器件的方法，所述方法包括：

提供半导体衬底，在所述半导体衬底上形成有前端器件结构，并且在所述前端器件结构上形成有低介电常数介电层；

在所述低介电常数介电层上形成具有图案的掩蔽层；

以所述掩蔽层作为掩膜，蚀刻所述低介电常数介电层，以露出所述低介电常数介电层的至少一部分侧壁；

用气体对所述至少一部分侧壁进行吹扫；以及

去除所述掩蔽层。

2.根据权利要求1所述的方法，其中，所述低介电常数介电层的介电常数小于3。

3.根据权利要求1所述的方法，其中，所述低介电常数介电层的厚度为1000～5000

4.根据权利要求1所述的方法，其中，所述掩蔽层是光致抗蚀剂层。

5.根据权利要求4所述的方法，其中，所述光致抗蚀剂层是通过旋涂法涂覆而形成的，并且其厚度为2000～6000

6.根据权利要求4所述的方法，其中，以包含CF₄、CHF₃、Ar和O₂的混合气体作为源气体通过等离子体干法蚀刻工艺蚀刻所述低介电常数介电层。

7.根据权利要求1所述的方法，其中，所述掩蔽层包含有机介质层和光致抗蚀剂层。

8.根据权利要求7所述的方法，其中，所述有机介质层和所述光致抗蚀层是通过旋涂法涂覆而形成的，并且所述有机介质层的厚度为2000～6000

9.根据权利要求7所述的方法，其中，以包含CF₄、CHF₃、Ar和O₂的混合气体作为源气体通过等离子体干法蚀刻工艺蚀刻所述有机介质层，以使其具有所述图案。

10.根据权利要求7所述的方法，其中，以包含CF₄、CO₂和Ar的混合气体作为源气体通过等离子体干法蚀刻工艺蚀刻所述低介电常数介电层。

11.根据权利要求1所述的方法，其中，以O₂、O₂/H₂O或CO₂作为灰化气体通过等离子体灰化工艺去除所述掩蔽层。

12.根据权利要求1所述的方法，其中，所述吹扫是在压强为100～400mT、功率为200～1000w且温度为10～50℃的条件下进行的。

13.根据权利要求1所述的方法，其中，所述气体包含He和Ar中的一种或两种。

14.根据权利要求1所述的方法，其中，所述气体包含N₂、H₂和NH₃中的一种或多种。

15.根据权利要求13所述的方法，其中，所述气体的流速为200～1000sccm。

16.根据权利要求15所述的方法，其中，所述吹扫的持续时间为30～120秒。