CN102315266A

CN102315266A - 半导体结构及其制造方法

Info

Publication number: CN102315266A
Application number: CN2010102234814A
Authority: CN
Inventors: 朱慧珑; 骆志炯; 尹海洲
Original assignee: Institute of Microelectronics of CAS
Current assignee: Institute of Microelectronics of CAS
Priority date: 2010-06-30
Filing date: 2010-06-30
Publication date: 2012-01-11
Anticipated expiration: 2030-06-30
Also published as: CN102315266B

Abstract

本申请公开了一种半导体结构及其制造方法，该半导体结构包括在半导体衬底上形成的半导体器件，半导体器件包括：应力传递层，位于源/漏区和栅堆叠上方；开口，形成在应力传递层中栅堆叠的上方，或源区和漏区的上方；相变材料填充物，填充开口；以及约束层，位于应力传递层和开口上方，其中，应力传递层用于将相变材料填充物在相变过程中的体积变化转变成作用在沟道区上的应力，并且约束层用于约束相变材料填充物的自由体积变化。本发明适合于在半导体中实现应力增强。

Description

半导体结构及其制造方法

技术领域

本发明涉及一种利用应力的MOSFET(金属氧化物半导体体场效应晶体管)及其制造方法，更具体地，涉及利用相变材料提高沟道区的载流子迁移率的半导体结构及其制造方法。

背景技术

在半导体器件中，可以将应力用于调节器件性能。施加到nMOSFET的沟道区上的拉应力可以提高电子的迁移率，施加到pMOSFET的沟道区上的压应力可以提高空穴的迁移率，从而可以提高器件的最大输出电流和工作速度，同时降低器件的功耗。

用于在沟道区中产生应力的传统方法包括利用外延硅层与衬底之间的晶格错配(即外延生长应力)，或者利用半导体器件的顶部氮化硅层的本征压应力或拉应力(即膜应力)。

当在硅锗衬底上外延生长薄硅层时，硅层在平行衬底平面的方向将具有与锗硅衬底相同的晶格常数。由于外延硅层的晶格常数大于正常值，因此，在硅层内形成拉应力。外延硅层中拉应力的大小主要由硅层厚度或衬底的锗含量所决定。该外延硅层用于形成沟道区。

利用化学气相淀积(CVD)、原子层淀积(ALD)和等离子体增强化学气相淀积等可以在器件顶部形成高应力的氮化硅膜。通过控制淀积的工艺条件以及随后的热处理条件，可以分别获得本征拉应变和本征压应变，氮化硅膜将相应的应力施加到下方的沟道区中。

随着半导体器件的按比例缩小，利用上述传统的方法已经难以在沟道区中产生所需的强应力。

本发明人在受让给International Business Machines的美国专利US7482615中提出了利用相变材料向沟道区施加应力的方法，其中在栅极上方形成了相变材料层。利用相变材料在相变过程中产生的不同类型的应力，可以改善nMOSFET和pMOSFET的性能。

然而，如果在同一个衬底上形成nMOSFET和pMOSFET二者，则必须分别在两种类型的晶体管上方的相变材料经过相反的相变过程(从多晶向非晶，或反之)。

相变可以通过不同的机制实现，包括但不限于：施加温度的变化(加热或冷却)、施加电压或电流的变化等。然而，这些机制难以同时提供相反的相变过程。

发明内容

本发明的目的是提供一种利用相同的相变过程提供不同类型的应力的半导体结构及其制造方法。

根据本发明的一方面，提供一种半导体结构，包括在半导体衬底上形成的半导体器件，所述半导体器件包括：沟道区，形成在所述半导体衬底上；栅堆叠，形成于所述沟道区上方；源/漏区，形成于所述沟道区的两侧，所述半导体器件还包括：应力传递层，位于所述源/漏区和所述栅堆叠上方；开口，形成在所述应力传递层中所述栅堆叠的上方或源区和漏区的上方；相变材料填充物，填充所述开口；以及约束层，位于所述应力传递层和开口上方，其中，所述应力传递层用于将所述相变材料填充物在相变过程中的体积变化转变成作用在所述沟道区上的应力，并且所述约束层用于约束相变材料填充物的自由体积变化。

根据本发明的另一方面，提供一种制造半导体结构的方法，包括：提供半导体衬底；在所述半导体衬底上形成半导体器件，所述半导体器件包括：沟道区，形成在所述半导体衬底上；栅堆叠，形成于所述沟道区上方；源/漏区，形成于所述沟道区的两侧；所述方法进一步包括：

在所述源/漏区和所述栅堆叠上方形成应力传递层；

在所述应力传递层中所述栅堆叠上方或源区和漏区的上方形成开口；

在所述开口中填充相变材料填充物；

在所述应力传递层和开口上方形成约束层；

执行退火，以使所述相变材料填充物发生相变，所述应力传递层将所述相变材料填充物在相变过程中的体积变化转变成作用在所述沟道区上的应力。

相变材料(Phase Change Material，PCM)，如Ge₂Sb₂Te₅、In₂Se₃、Sb₂Te等，在发生相变期间不仅产生电阻的变化，而且也产生显著的体积膨胀或收缩。如果周围的环境约束自由体积变化，则相变材料中将产生本征的压应力或拉应力。因此，相变材料可以作为向半导体器件的沟道区施加相应应力的应力产生源。

对于Ge₂Sb₂Te₅，在从多晶相转变成非晶相时体积膨胀，在环境约束的条件下产生本征的压应力，而在从非晶相转变成多晶相时体积收缩，在环境约束的条件下产生本征的拉应力。

本发明的半导体结构利用应力传递层将相变材料填充物的体积变化转变成作用在半导体器件的沟道区上的应力。

通过选择性地将相变材料填充物设置在半导体器件的栅堆叠上方，或者设置在半导体器件的源区和漏区上方，可以选择性地将上述体积变化转变成作用在沟道区上的拉应力或压应力。

对于不同类型的MOSFET，可以采用完全相同的相变材料以及执行完全相同的退火过程，获得不同类型的应力，因此，本发明的半导体器件及其方法可以提供工艺的灵活性和降低工艺成本。

优选地，在同一个半导体衬底上形成nMOSFET和pMOSFET，也只需要采用完全相同的相变材料以及执行完全相同的退火过程。

可以将涉及应力产生源的步骤集成在CMOS工艺的后道工艺(BEOL)中，因而，可以进一步降低工艺成本，并且容易地将其应用到不同结构的半导体器件中。

附图说明

图1至6示出了根据本发明的半导体结构的制造方法的各个阶段对应的结构截面图。

具体实施方式

以下将参照附图更详细地描述本发明。在各个附图中，相同的元件采用类似的附图标记来表示。为了清楚起见，附图中的各个部分没有按比例绘制。

应当理解，在描述半导体器件的结构时，当将一层、一个区域称为位于另一层、另一个区域“上面”或“上方”时，可以指直接位于另一层、另一个区域上面，或者在其与另一层、另一个区域之间还包含其它的层或区域。并且，如果将器件翻转，该一层、一个区域将位于另一层、另一个区域“下面”或“下方”。

如果为了描述直接位于另一层、另一个区域上面的情形，本文将采用“直接在......上面”或“在......上面并与之邻接”的表述方式。

在本申请中，术语“半导体结构”指在制造半导体器件的各个步骤中形成的整个半导体结构的统称，包括已经形成的所有层或区域。

在下文中还描述了本发明的许多特定的细节，例如半导体器件的结构、材料、尺寸、处理工艺和技术，以便更清楚地理解本发明。但正如本领域的技术人员能够理解的那样，可以不按照这些特定的细节来实现本发明。

除非在下文中特别指出，半导体器件中的各个部分可以由本领域的技术人员公知的材料构成。

在下文描述制造半导体器件的步骤中，将说明与该半导体器件密切相关的一些附加层和部分，但省去了对本领域公知的那些附加层和部分(如源极接触、漏极接触和栅极接触)的详细描述。为了简明起见，可以在一幅图中描述经过数个步骤后获得的半导体结构。

按照本发明的方法的优先实施例，依次执行图1至6所示的用于形成半导体器件的方法的各个步骤。

参见图1，本发明的方法开始于已经完成CMOS(互补型金属氧化物半导体晶体管)工艺的前道工艺(FEOL)的常规半导体结构。在半导体衬底100上形成了由浅沟槽隔离(STI)101隔离开的nMOSFET区200和pMOSFET区300。

在CMOS工艺的前道工艺中，已经在nMOSFET区200中形成了包括源区201、漏区202、沟道区203、栅介质层204和栅极导体205的nMOSFET结构。沟道区203位于源区201和漏区202之间并且位于栅介质层204下方，由栅介质层204与之隔开。在栅极导体205的侧面形成了侧墙206。并且可选地，在源区201、漏区202和栅极导体205的顶部形成了硅化物208(如NiSi)，以提供与通孔(vias)和互连(interconnect)之间的良好电接触。

类似地，在CMOS工艺的前道工艺中，已经在pMOSFET区300中形成了包括源区301、漏区302、沟道区303、栅介质层304和栅极导体305的pMOSFET。沟道区303位于源区301和漏区302之间并且位于栅介质层304下方，由栅介质层304与之隔开。在栅极导体305的侧面形成了侧墙306。并且，在源区301、漏区302和栅极导体305的顶部形成了硅化物308(如NiSi)，以提供与通孔(vias)和互连(interconnect)之间的良好电接触。

根据本发明的MOSFET的前道工艺与常规的CMOS工艺的前道工艺完全相容。

参见图2，通过已知的淀积工艺，如PVD、CVD、原子层淀积、溅射等，在半导体结构的整个表面上淀积厚度优选为约30-100nm的氮化物层102，例如Si₃N₄。然后，通过包含曝光和显影的光刻工艺，在氮化物层上形成含有图案的光抗蚀剂掩模103。氮化物层102还可以是其他材料，例如SiO₂、SiOF、SiCOH、SiO、SiCO、SiCON、SiON、PSG或BPSG中的任一种或多种的组合，或者是其他任何可用的材料。

在最终的MOSFET中，氮化物层102将作为将相变材料的膨胀或收缩转变为作用在nMOSFET的沟道区上的拉应力和作用在pMOSFET的沟道区上的压应力的应力传递层。

参见图3，通过干法刻蚀，如离子铣刻蚀、等离子刻蚀、反应离子刻蚀、激光烧蚀，或者通过其中使用刻蚀剂溶液的湿法刻蚀，去除氮化物层102的露出部分，然后通过在溶剂中溶解或灰化去除光抗蚀剂掩模103。

该刻蚀步骤停止在硅化物208、308的顶部。

该刻蚀步骤在n型MOSFET区200和p型MOSFET区300中形成了位于不同位置的开口。如图3所示，在nMOSFET区200中，形成了穿过氮化物层102至位于栅极导体205上面的硅化物208顶部的一个开口209，而在pMOSFET区300中，形成了穿过氮化物层102分别至位于源区301、漏区302上面的硅化物308顶部的两个开口309、310。

参见图4，通过上述已知的淀积工艺，在半导体结构的整个表面上淀积相变材料层(如Ge₂Sb₂Te₅、In₂Se₃、Sb₂Te等)，然后，相对于氮化物层102回刻蚀相变材料层，使得相变材料层仅保留在开口209、309、310中，分别形成相变材料填充物210、310、311。除了上述的材料之外，相变材料还可以是包含IV、V、VI族元素的其它相变材料。

在淀积步骤中，选择适当的温度，使得相变材料层为多晶相。例如，在相变材料层由Ge₂Sb₂Te₅组成的情形下，在大约500-700℃的温度下进行淀积，可以获得多晶相的相变材料层。

在该步骤形成的相变材料填充物210、310、311是无应力的。

参见图5，通过上述已知的淀积工艺，在半导体结构的整个表面上淀积氧化物层104，然后，通过化学机械抛光(CMP)平整半导体结构的表面。氧化物层104还可以是其他材料，例如SiO₂、SiOF、SiCOH、SiO、SiCO、SiCON、Si₃N₄、SiON、PSG或BPSG中的任一种或多种的组合，或者是其他任何可用的材料。

氧化物层104约束并保护相变材料填充物210、310、311，用作约束层。

参见图6，执行短时间的退火，将相变材料填充物210、310、311从多晶相转变为非晶相。

例如，在相变材料层由Ge₂Sb₂Te₅组成的情形下，在大约500-700℃的温度下进行激光退火少于5ns的时间。

相变材料填充物210、310、311从多晶相转变为非晶相时体积膨胀。由于顶部的氧化物层104的约束作用，相变材料填充物210、310、311的膨胀主要提供了作用在侧面的氮化物层102上的横向应力(如图6中的箭头所示)。

在nMOSFET区200中，位于栅极导体205上方的硅化物208顶部的相变材料填充物210的膨胀产生的横向应力经由氮化物层102直接传递到nMOSFET的沟道区203上，产生拉应力。

在pMOSFET区300中，分别位于源区301和漏区302上方的硅化物308的顶部的相变材料填充物310、312的膨胀产生的类似的横向应力经由氮化物层102作用在沟道区上，使得传递到pMOSFET的沟道区303上的应力转变为压应力。

氮化物层102作为应力传递层，将相变材料填充物在相变过程中的体积变化转变成作用在沟道区上的应力。

在该半导体器件中，利用同一种相变材料的同一相变过程(从多晶相转变为非晶相)，同时地在nMOSFET的沟道区中产生了拉应力，在pMOSFET的沟道区中产生了压应力，从而降低了工艺的复杂性。

图6所示的半导体结构仅仅是优选的实施例，其中在同一个衬底上同时形成了nMOSFET和pMOSFET，以揭示本发明的半导体结构的主要优点。

然而，即使仅仅为nMOSFET和pMOSFET之一提供相变材料填充物和应力传递层，也仍然能够应用本发明。与前述的美国专利US7482615相比，本发明的半导体器件的前道工艺与常规的CMOS工艺的前道工艺完全相容，而将涉及应力产生源的步骤集成在CMOS工艺的后道工艺(BEOL)中，从而可以进一步降低工艺成本，并且容易地将其应用到不同结构的半导体器件中。

在该半导体结构的变型中，可以使用在相变过程中收缩的相变材料。在nMOSFET区200中，代替设置在栅极上方的相变材料填充物，分别在源区和漏区上方设置相变材料填充物，经由氮化物层102将相变材料填充物的收缩产生的横向应力转变为作用沟道区上的拉应力，在p型MOSFET区300中，代替设置在源区和漏区上方的相变材料填充物，在栅极上方设置相变材料填充物，经由氮化物层102将相变材料填充物的收缩产生的横向应力直接传递到沟道区上，产生压应力。

以上描述只是为了示例说明和描述本发明，而非意图穷举和限制本发明。因此，本发明不局限于所描述的实施例。对于本领域的技术人员明显可知的变型或更改，均在本发明的保护范围之内。

Claims

1.一种半导体结构，包括在半导体衬底上形成的半导体器件，所述半导体器件包括：沟道区，形成在所述半导体衬底上；栅堆叠，形成于所述沟道区上方；源/漏区，形成于所述沟道区的两侧，所述半导体器件还包括：

应力传递层，位于所述源/漏区和所述栅堆叠上方；

开口，形成在所述应力传递层中所述栅堆叠的上方或源区和漏区的上方；

相变材料填充物，填充所述开口；以及

约束层，位于所述应力传递层和开口上方；

其中，所述应力传递层用于将所述相变材料填充物在相变过程中的体积变化转变成作用在所述沟道区上的应力，并且所述约束层用于约束相变材料填充物的自由体积变化。

2.根据权利要求1所述的半导体结构，其中所述半导体器件为nMOSFET，并且作用在所述沟道区上的应力为拉应力。

3.根据权利要求2所述的半导体结构，其中所述相变材料填充物位于所述栅堆叠上方的开口内，并且已经历体积发生膨胀的相变。

4.根据权利要求3所述的半导体结构，所述相变材料填充物已经历的相变过程为从多晶相转变成非晶相。

5.根据权利要求2所述的半导体结构，其中所述相变材料填充物位于所述源区和漏区上方的开口内，并且已经历体积发生收缩的相变。

6.根据权利要求5所述的半导体结构，所述相变材料填充物已经经历的相变过程为从非晶相转变成多晶相。

7.根据权利要求1所述的半导体结构，其中所述半导体器件为pMOSFET，并且作用在所述沟道区上的应力为压应力。

8.根据权利要求7所述的半导体结构，其中所述相变材料填充物位于源区和漏区上方的开口内，并且已经历体积发生膨胀的相变。

9.根据权利要求8所述的半导体器件，所述相变材料填充物已经历的相变过程为从多晶相转变成非晶相。

10.根据权利要求7所述的半导体结构，其中，所述相变材料填充物位于所述栅堆叠上方的开口内，并且已经历体积发生收缩的相变。

11.根据权利要求10所述的半导体结构，所述相变材料填充物已经历的相变过程为从非晶相转变成多晶相。

12.根据上述任一项所述的半导体结构，其中所述相变材料填充物包括含有IV、V、VI族元素的相变材料。

13.根据权利要求12所述的半导体结构，其中所述相变材料填充物包括Ge₂Sb₂Te₅、In₂Se₃、Sb₂Te中的任一种或多种构成。

14.根据权利要求1至13中任一项所述的半导体结构，其中所述应力传递层和约束层由介质材料形成。

15.根据权利要求14所述的半导体结构，其中所述应力传递层为氮化物层，所述约束层为氧化物层。

16.一种制造半导体结构的方法，包括：

提供半导体衬底；

在所述半导体衬底上形成半导体器件，所述半导体器件包括：沟道区，形成在所述半导体衬底上；栅堆叠，形成于所述沟道区上方；源/漏区，形成于所述沟道区的两侧；

所述方法进一步包括：

在所述源/漏区和所述栅堆叠上方形成应力传递层；

在所述开口中填充相变材料填充物；

在所述应力传递层和开口上方形成约束层；

17.根据权利要求16所述的方法，其中所述半导体器件为nMOSFET，在退火中，作用在所述沟道区上的应力为拉应力。

18.根据权利要求17所述的方法，其中所述相变材料填充物位于所述栅堆叠上方的开口内，所述相变材料填充物在相变过程中体积膨胀。

19.根据权利要求18所述的方法，其中所述相变材料填充物经历的相变过程为从多晶相转变成非晶相。

20.根据权利要求17所述的方法，其中所述相变材料填充物位于源区和漏区上方的开口内，所述相变材料填充物在相变过程中体积收缩。

21.根据权利要求20所述的半导体器件，所述相变材料填充物经历的相变过程为从非晶相转变成多晶相。

22.根据权利要求16所述的方法，其中所述半导体器件为pMOSFET，在退火过程中作用在所述沟道区上的应力为压应力。

23.根据权利要求22所述的方法，所述相变材料填充物位于源区和漏区上方的开口内，所述相变材料填充物在相变过程中体积膨胀。

24.根据权利要求23所述的方法，所述相变材料填充物经历的相变过程为从多晶相转变成非晶相。

25.根据权利要求22所述的方法，其中所述相变材料填充物位于所述栅堆叠上方的开口内，所述相变材料填充物在相变过程中体积收缩。

26.根据权利要求25所述的方法，所述相变材料填充物经历的相变过程为从非晶相转变成多晶相。

27.根据权利要求16至26中任一项所述的方法，所述应力传递层和约束层由介质材料形成。