CN102315215A

CN102315215A - 栅驱动晶闸管电路以及静电保护电路

Info

Publication number: CN102315215A
Application number: CN2010102218296A
Authority: CN
Inventors: 单毅; 陈晓杰
Original assignee: Shanghai Huahong Grace Semiconductor Manufacturing Corp
Current assignee: Shanghai Huahong Grace Semiconductor Manufacturing Corp
Priority date: 2010-06-29
Filing date: 2010-06-29
Publication date: 2012-01-11
Anticipated expiration: 2030-06-29
Also published as: CN102315215B

Abstract

本发明提供了栅驱动晶闸管电路以及静电保护电路，所述栅驱动晶闸管电路包括：栅控晶闸管，包括：阳极、阴极以及控制栅；栅驱动电路，包括：正端连接于阳极负端连接于控制栅的二极管，以及正端连接于控制栅负端连接于控制栅底部P阱的二极管。本发明触发电压低，响应灵敏，且具有持续性降低晶闸管触发电压的能力。

Description

栅驱动晶闸管电路以及静电保护电路

技术领域

本发明涉及集成电路静电保护电路设计领域，尤其涉及一种栅驱动晶闸管电路以及静电保护电路。

背景技术

如今，随着集成电路制造工艺的改进，CMOS集成电路的特征尺寸也越来越小。然而，随之而来的，集成电路对于静电放电(ESD，Electrostatic Discharge)的防护能力也越来越弱，即随着器件尺寸的越来越小，器件所能承受的静电电压也越来越小。并且，由于集成电路所处的工作环境中的静电并不会因为集成电路尺寸的缩小而有任何改变，因此，与大尺寸集成电路相比，现今采用深亚微米制造工艺制造的集成电路更容易受到静电放电的影响而损坏。

集成电路组件中首先遭遇静电放电的通常为直接耦接至集成电路芯片的焊垫或端子的输入/输出电路。因而，静电放电保护电路通常与所述输入/输出电路的输入端和输出端相连。晶闸管被经常使用于静电保护电路以防止静电破坏(ESD)，通常将晶闸管的阳极以及阴极分别作为静电保护电路的输入端或输出端。在需要静电保护的电路芯片正常工作时，所述静电保护电路不工作，晶闸管的阳极以及阴极之间的电势差不超过其导通触发电压，晶闸管关闭；而在电路芯片产生静电破坏时，由于ESD静电脉冲具有大电压，高能量的特性，因此施加于静电保护电路，很容易触发晶闸管导通，从而经由晶闸管释放，实现静电保护的目的。

随着集成电路尺寸的日渐缩小，需要触发电压较低的静电放电保护结构来提供更好的静电放电保护，由于目前采用的晶闸管通常具有较高的触发电压，为了降低所述触发电压，一般采用图1所示的栅控晶闸管，所述晶闸管包括：

P型衬底100；位于P型衬底100内且相邻的N阱101以及P阱102；位于N阱101内的第一P+型注入区202；通常为了在后端互连工艺中便于引出N阱101以及P阱102，在所述N阱101以及P阱102的表面还分别形成有第一N+型注入区201以及第二P+型注入区205，所述第一N+型注入区201与第一P+型注入区202绝缘隔离；形成于P阱102上的NMOS晶体管，所述NMOS晶体管包括P阱102表面的控制栅300(包括衬底表面的栅介质层以及栅电极)，位于控制栅300两侧P阱102内的N+型连接区203以及第二N+型注入区204，所述N+型连接区203延伸至N阱101内，与其电连接并与第一P+型注入区202绝缘隔离，所述第二N+型注入区204则与第二P+型注入区205绝缘隔离；上述各注入区以及连接区之间的隔离均通过浅沟槽隔离(STI)700绝缘隔离。

而且，第一N+型注入区201与第一P+型注入区202电连接，作为晶闸管的阳极；第二N+型注入区204与第二P+型注入区205电连接，作为晶闸管的阴极。

图2为上述栅控晶闸管的等效电路图，结合图1以及图2所示，N阱101、P阱102以及第二N+型注入区204构成NPN型三极管T2，其中根据注入浓度的差异可知，所述第二N+型注入区204作为发射极；同理第一P+型注入区202、N阱101以及P阱102构成PNP型三极管T1，所述第一P+型注入区202作为发射极。相邻的同掺杂类型的区域之间可以视为电连接。

所述栅控晶闸管的等效电路连接如下：NPN型三极管T2的发射极作为晶闸管的阴极，T2的基极电连接至PNP型三极管T1的集电极，而T2的集电极与N阱101的等效电阻R_nwell一端串连；所述等效电阻R_nwell的另一端作为晶闸管的阳极；PNP型三极管T1的基极电连接至NPN型三极管T2的集电极，发射极与等效电阻R_nwell的另一端电连接并一起作为晶闸管的阳极，集电极与P阱102的等效电阻R_pwell一端电连接；等效电阻R_pwell的另一端电连接至NPN型三极管T2的发射极并一起作为晶闸管的阴极。在晶闸管的阳极与阴极之间外加正向偏置电压并超过触发值时，N阱以及P阱间反相击穿，使得上述PNP型三极管T1以及NPN型三极管T2导通，即在晶闸管中形成稳定电流。当上述偏置电压逐渐减小，晶闸管的阳极、阴极之间的电流逐渐减小小于维持电流，晶闸管随之关闭。

上述栅控晶闸管工作时，NMOS晶体管常闭，即并不工作，但可以通过调整控制栅300上的电位大小，使得NMOS晶体管中N+型连接区203以及第二N+型注入区204之间的P阱102中产生弱导电沟道，进而形成漏电流，有助于促进晶闸管的导通，也即可以通过调整控制栅300上的电位，能够在一定范围内调节晶闸管的触发电压。通常为了满足静电释放的需求，晶闸管的触发电压在允许的范围内(大于非静电保护时施加于阴、阳极之间的电压)应当尽可能的小，可以使得产生静电破坏时响应更为灵敏。

以图1所示栅控晶闸管为基础，图3提供了一种现有的晶闸管触发电压调整电路。如图3所示，在晶闸管的阳极以及阴极之间耦接RC耦合回路，其中电容C电连接至晶闸管的阳极而电阻R电连接至晶闸管的阴极，所述RC耦合回路的耦合节点O电连接至所述晶闸管的控制栅300。上述晶闸管触发电压调整电路的原理如下所述：在非静电保护时，晶闸管关闭，RC耦合回路的耦合节点O的电位与阴极相同；而在具有ESD静电脉冲时，假设ESD静电脉冲施加于阳极，阴极接地，需要将所述ESD静电脉冲释放。此时由于ESD静电脉冲阳极的电位瞬间升高至一个较高电位，RC耦合回路将响应上述阳极的电位变化，使得RC耦合回路的耦合节点O也瞬间耦合至较高电位，导致NMOS晶体管的控制栅300电位被抬高；在NMOS晶体管的控制栅300底部的P阱102内、N+型连接区203与第二N+型注入区204之间将形成电流，该电流即为晶闸管中三极管T2的发射极电流，有助于晶闸管的触发导通，等效于降低了晶闸管的触发电压。

现有的栅控晶闸管及其触发电压调整电路存在如下问题：虽然RC耦合回路中的耦合节点能够响应阳极的电位变化，抬高栅极电位促进晶闸管导通，然而上述耦合效果缺乏持续性，因此降低晶闸管的触发电压的效果有限。尤其当ESD静电脉冲的脉宽较长时，栅极电位由于容易迅速回滞，而无法满足整个静电释放过程的需求。

发明内容

本发明解决的问题是提供一种栅驱动晶闸管电路，触发电压低，响应灵敏，且具有持续性降低晶闸管触发电压的能力。解决现有采用RC耦合回路的栅控晶闸管不能满足长脉宽ESD静电脉冲放电需求的问题。

本发明所述的栅驱动晶闸管电路，包括：

栅控晶闸管，包括：阳极、阴极以及控制栅；

栅驱动电路，包括：正端连接于阳极负端连接于控制栅的二极管，以及正端连接于控制栅负端连接于控制栅底部P阱的二极管。

具体的，所述栅控晶闸管包括：半导体衬底，位于半导体衬底内且相邻的N阱以及P阱；位于N阱内的第一P+型注入区；位于P阱内的第二P+型注入区；位于P阱上的NMOS晶体管，所述NMOS晶体管包括P阱表面的控制栅，位于控制栅两侧P阱内的N+型源区以及N+型漏区；所述漏区延伸至N阱内与之连接，且与所述第一P+型注入区相隔离；所述P阱内还包括P+型连接区，所述P+型连接区位于所述源区以及第二P+型注入区之间，且分别与源区以及第二P+型注入区相隔离；与所述N阱、第一P+型注入区电连接的阳极；与所述源区、第二P+型注入区电连接的阴极。

所述连接于控制栅及其底部P阱的二极管，其负端通过P+型连接区连接至控制栅底部P阱。所述连接于控制栅及其底部P阱之间的二极管的导通压降大于所述NMOS晶体管的阈值电压。

可选的，所述N阱内还包括N+型连接区，所述N+型连接区与漏区之间被第一P+型注入区间隔，且与第一P+型注入区相隔离。所述阳极通过所述N+型连接区与N阱电连接。

可选的，所述阳极与控制栅之间或控制栅与P阱之间至少串联两级二极管。所述串联的各级二极管规格相同。

本发明还提供了一种静电保护电路，包括：

栅控晶闸管，包括：发射极与阳极电连接，集电极通过第一寄生电阻连接至阴极的PNP管；集电极通过第二寄生电阻与阳极电连接，发射极连接至阴极的NPN管，所述NPN管为NMOS晶体管内源极、衬底以及漏极构成的寄生三极管；

栅驱动电路，包括：正端连接于阳极负端连接于所述NMOS晶体管栅极的二极管，正端连接于所述NMOS晶体管栅极负端连接于其衬底的二极管。

可选的，所述连接于NMOS晶体管栅极及其衬底之间的二极管的导通压降大于NMOS晶体管的阈值电压。所述阳极与NMOS晶体管栅极之间或NMOS晶体管栅极及其衬底之间至少串联两级二极管。所述串联的各级二极管规格相同。

与现有技术相比，本发明提供的栅驱动晶闸管具有以下优点：在阳极上产生ESD静电脉冲时，只要所述ESD静电脉冲的电位足够高，能够通过二极管通路导通阳极与阴极，所述控制栅上的电位就能保持一个固定值，持续性地降低晶闸管的触发电压，直至ESD静电脉冲被释放阳极电位回落。同时在P阱与源区之间形成正向电势差，即在所述NMOS晶体管的寄生三极管的基极与发射极之间形成正向电势差，进一步促进晶闸管的触发导通。具有更强的静电释放能力。

附图说明

通过附图中所示的本发明的优选实施例的更具体说明，本发明的上述及其他目的、特征和优势将更加清晰。附图中与现有技术相同的部件使用了相同的附图标记。附图并未按比例绘制，重点在于示出本发明的主旨。在附图中为清楚起见，放大了层和区域的尺寸。

图1为现有的一种栅控晶闸管的剖面结构示意图；

图2为图1所示栅控晶闸管的等效电路示意图；

图3为现有的一种晶闸管触发电压调整电路的示意图；

图4为本发明所述栅驱动晶闸管电路的一个实施例示意图；

图5为本发明所述栅驱动晶闸管电路的另一个实施例示意图；

图6为本发明所述栅驱动晶闸管电路的等效电路示意图；

图7为所述阳极产生ESD静电脉冲时本发明实施例与现有晶闸管触发电压调整电路的控制栅电位对比示意图。

具体实施方式

现有的晶闸管触发电压调整电路利用RC耦合回路的耦合效果，将阳极的电位耦合至栅控晶闸管控制栅上，达到降低晶闸管触发电压的目的。但由于所述耦合效果不具有持续性，对于长脉宽的ESD静电脉冲，控制栅上的电位会迅速回滞，降低晶闸管触发电压的效果有限。因此不满足长时间静电释放的需求。本发明提供的栅驱动晶闸管电路，在阳极与控制栅以及控制栅与NMOS晶体管中寄生的NPN管的基极(P阱)之间形成正向连接的二极管通路，其中所述基极通过P阱的寄生内阻连接至晶闸管的阴极。因此只要阳极上的电位足够高，上述二极管通路将导通，控制栅的电位就能够保持在一个固定值，从而持续性的降低晶闸管触发电压，直至ESD静电脉冲被释放，阳极电位回落。且上述二极管通路，也起到一定的静电释放效果，因此本发明栅驱动晶闸管电路具有更强的静电释放能力。

下面结合具体实施例，对本发明所述栅驱动晶闸管电路中栅控晶闸管的半导体结构以及栅驱动电路的原理作进一步介绍。

图4为本发明所述栅驱动晶闸管电路的一个实施例示意图。如图4所示，本实施例的栅驱动晶闸管电路包括：

栅控晶闸管，所述栅控晶闸管与现有的栅控晶闸管结构基本相同，具体包括：半导体衬底400，为了与CMOS工艺兼容，所述半导体衬底400可以为N型或P型衬底，本实施例中采用P型衬底；位于半导体衬底400内且相邻的N阱410以及P阱420；位于N阱410内的第一P+型注入区401；位于P阱内420的第二P+型注入区402。位于P阱420上的NMOS晶体管，所述NMOS晶体管包括位于P阱表面的控制栅500，位于控制栅500两侧P阱420内的N+型源区502以及N+型漏区501(在相同掺杂类型的情况下，标记“+”的重掺杂的浓度均大于阱区)；所述漏区501延伸至N阱410内，且与所述第一P+型注入区401相隔离，所述源区502与第二P+型注入区402相隔离。分别与所述N阱410、第一P+型注入区401电连接的阳极；分别与所述源区502、第二P+型注入区402电连接的阴极。本实施例中采用浅沟槽700将所述各注入区绝缘隔离。

在上述栅控晶闸管中，N+型漏区501、P阱420以及N+型源区502构成寄生的NPN型三极管T2，其中所述漏区501作为集电极、P阱作为基极而源区502作为发射极；第一P+型注入区401、N阱410以及P阱420构成寄生的PNP型三极管T1，其中所述第一P+型注入区401作为发射极，N阱410作为基极而P阱420作为集电极。由于漏区501延伸至N阱410内，且两者掺杂类型相同，因此所述寄生NPN管T2的集电极与寄生NPN管T1的基极可以视为直接连接。

本实施例的栅驱动晶闸管电路还包括栅驱动电路；包括正端连接于阳极负端连接于控制栅500的第一二极管，以及正端连接于控制栅500负端连接于控制栅500底部P阱420的第二二极管。

由于所述控制栅500底部的P阱420相当于NMOS晶体管内寄生的NPN管T2的基极，且所述基极通过P阱420的寄生内阻经由第二P+型注入区402连接至阴极。因此假如在阳极以及阴极之间加载足够大的正向电势差，克服各二极管的导通压降以及寄生内阻的影响，可以形成从阳极依次经过第一二极管、控制栅500、第二二极管、寄生NPN管T2的基极、P阱寄生内阻、第二P+型注入区402最终至阴极的导电通路。

根据公知原理，二极管在导通时，其导通压降通常是个固定值，例如硅管为0.7V锗管为0.3V，因此当上述阳极与阴极之间的导电通路形成时，控制栅500的电位及其底部P阱420的电位将仅与阳极电位有关，分别为阳极电位减去第一二极管的导通压降以及控制栅500的电位减去第二二极管的导通压降。根据上述关系，可以通过调整所述阳极与控制栅500之间以及控制栅500与其底部P阱420之间的二极管导通压降，控制控制栅500及其底部P阱420上的电位。为了简化制造工艺，由于单个二极管的导通压降的大小有限且为固定值，因此所述第一二极管以及第二二极管均可以包括一个或两个以上串联的二极管，且各二极管的规格相同。通过调整二极管的数量便可以较为精确地调整上述导通压降，进而精确控制控制栅500及其底部P阱420上的电位。

此外，需要指出的是，在半导体工艺中，N阱410以及NMOS晶体管底部P阱420的连线很难直接从底部引出，因此在实际生产制造时，可以在N阱410或P阱420内形成连接区，。因此图5提供了另一个可选实施例。

图5为本发明所述栅驱动晶闸管电路的另一个实施例示意图。如图5所示，所述P阱420内还包括P+型连接区421。所述P+型连接区421位于所述源区502以及第二P+型注入区402之间，且分别与源区502以及第二P+型注入区402通过浅沟槽700相隔离。优选的，所述P+型连接区421尽可能靠近NMOS晶体管，因此第二二极管能够通过P+型连接区421连接至NMOS晶体管底部的P阱420(即NMOS晶体管内寄生NPN管的基极)，以避免P阱420寄生内阻的影响，使得第二二极管的导通压降等于NMOS晶体管的栅衬电势差。

为了在静电释放时，NMOS晶体管中形成较大沟道电流，促进晶闸管触发导通，可以使得所述第二二极管的导通压降大于所述NMOS晶体管的阈值电压。当前述流经二极管的导电通路形成后，NMOS晶体管将处于开启状态，其内部寄生的三极管将获得较大的发射极电流。

同样为引出N阱410，所述N阱410内还包括N+型连接区411，所述N+型连接区411与漏区501之间被第一P+型注入区401间隔，且与第一P+型注入区401相隔离。所述阳极与N+型连接区411电连接。优选的，所述N+型连接区411尽可能远离NMOS晶体管。原因如下：为促进晶闸管导通，需要使得第一P+型注入区401、N阱410、P阱420所构成的寄生PNP型三极管T1中，基极与发射极之间存在电势差，也即N阱410与第一P+型注入区401之间需要存在电势差。由于N+型连接区411与第一P+型注入区401均连接至阳极两者电位相等，故需要使得N+型连接区411远离NMOS晶体管，通过N阱410内部电阻实现上述电势差。

为进一步说明本发明实施例的工作原理，图6提供了上述实施例的等效电路示意图，包括：

栅控晶闸管，包括：发射极与阳连接，集电极通过寄生内阻R_nwell连接至阴极的PNP管T1；发射极与阴极连接，集电极通过寄生内阻R_pwell连接至阳极的NPN管T2；其中NPN管T2为NMOS晶体管内源极、衬底以及漏极构成的寄生三极管，因此可以通过NMOS晶体管的栅极控制三极管T2中的发射极电流，触发导通晶闸管。

栅驱动电路，包括：正端连接于阳极负端连接于所述NMOS晶体管栅极的第一二极管D1，正端连接于所述NMOS晶体管栅极负端连接于其衬底的第二二极管D2。第一二极管D1第二二极管D2

假设晶闸管的阴极接地，电位保持为0。当电路中未产生ESD静电脉冲，晶闸管无需导通工作，只需要使得第一二极管D1以及第二二极管D2的导通压降大于此时阳极以及阴极之间的电势差，也即正常工作时晶闸管阳极的电位。第一二极管D1以及第二二极管D2均可以视为断路状态，控制栅相当于被悬置，NMOS晶体管不开启。

当电路中产生ESD静电脉冲时，所述ESD静电脉冲需要从晶闸管的阳极流向阴极释放。此时晶闸管的阳极上由于ESD静电脉冲的影响，电位处于较高状态V_h，阳极、阴极之间形成流经二极管的导电通路，产生从阳极经由第一第一二极管D1、第二第二二极管D2、R_pwell流向阴极的电流。假设第一二极管D1的导通压降为V1，而第二二极管D2的导通压降为V2，则控制栅上的电位为V_h-V1，三极管T2的基极电位为V_h-V1-V2。由于本实施例中，所述第二二极管D2的导通压降V2大于NMOS晶体管的阈值电压，因此NMOS晶体管开启，三极管T2中将产生发射极电流，同时三极管T2的基极与发射极之间存在电势差V_h-V1-V2，在两者共同促进作用下，三极管T2首先导通，进而整个晶闸管开始工作。

晶闸管工作后，此时从阳极到阴极存在两条导电通路，一条经由第一二极管D1、第二二极管D2、R_pwell，另一条则以晶闸管电流的形式经由PNP管T1、NPN管T2。其中，前者保持导通时，控制栅上的电位将始终保持在V_h-V1，降低晶闸管的触发电压，从而促进后者晶闸管放电通路的维持，直至阳极上的ESD静电脉冲被释放，电位回落至正常水平，上述晶闸管才重新关闭。与现有技术相比，本发明所述栅驱动晶闸管具有更低的导通触发电压，更强的静电释放能力，

图7为所述阳极产生ESD静电脉冲时本发明实施例与现有栅驱动晶闸管的控制栅电位对比示意图。假设对晶闸管进行正向的ESD静电脉冲测试，所述静电脉冲的上升幅度为0～5.0V，上升沿为10ns，持续脉宽60ns，将晶闸管阴极接地。

如图7所示，现有的栅驱动晶闸管中，RC耦合回路中耦合节点直接连接至控制栅，开始控制栅能够响应ESD静电脉冲，电位迅速拉升，上升趋势与阳极相同，在10ns时控制栅达到最高电位4.0V，但由于耦合作用的局限性以及持续性不足，随着ESD静电脉冲进入持续阶段，阳极保持一定电位不变化，RC耦合回路的耦合作用消失，控制栅的电位持续了很短的一段时间约15ns左右便迅速回滞，最终落至0电位。

在本发明实施例中，开始随着阳极电位的拉升，当二极管通路未导通时，控制栅电位并未有变化，直至阳极电位突破了临界值(本测试实施例中为3V)，二极管通路导通，控制栅的电位迅速拉升，且与阳极电位保持一个固定压降(本测试实施例中假设为1V)。随着ESD静电脉冲进入持续阶段，由于所述二极管通路一直导通，控制栅的电位也一直稳定保持在4V，持续60ns，直至ESD静电脉冲因为被释放，阳极电位回落，控制栅的电位才随之回滞。

经过上述测试，可见本发明的栅驱动晶闸管由于控制栅能够持续性保持高电位，因此具有更佳的降低晶闸管触发电压的效果。

本发明虽然以较佳实施例公开如上，但其并不是用来限定权利要求，任何本领域技术人员在不脱离本发明的精神和范围内，都可以做出可能的变动和修改，因此本发明的保护范围应当以本发明权利要求所界定的范围为准。

Claims

1.一种栅驱动晶闸管电路，其特征在于，包括：

栅控晶闸管，包括：阳极、阴极以及控制栅；

2.如权利要求1所述的栅驱动晶闸管，其特征在于，所述栅控晶闸管包括：半导体衬底，位于半导体衬底内且相邻的N阱以及P阱；位于N阱内的第一P+型注入区；位于P阱内的第二P+型注入区；位于P阱上的NMOS晶体管，所述NMOS晶体管包括P阱表面的控制栅，位于控制栅两侧P阱内的N+型源区以及N+型漏区；所述漏区延伸至N阱内与之连接，且与所述第一P+型注入区相隔离；所述P阱内还包括P+型连接区，所述P+型连接区位于所述源区以及第二P+型注入区之间，且分别与源区以及第二P+型注入区相隔离；与所述N阱、第一P+型注入区电连接的阳极；与所述源区、第二P+型注入区电连接的阴极。

3.如权利要求2所述的栅驱动晶闸管电路，其特征在于，所述连接于控制栅及其底部P阱的二极管，其负端通过P+型连接区连接至控制栅底部P阱。

4.如权利要求2所述的栅驱动晶闸管电路，其特征在于，所述连接于控制栅及其底部P阱之间的二极管的导通压降大于所述NMOS晶体管的阈值电压。

5.如权利要求2所述的栅驱动晶闸管电路，其特征在于，所述N阱内还包括N+型连接区，所述N+型连接区与漏区之间被第一P+型注入区间隔，且与第一P+型注入区相隔离。

6.如权利要求5所述的栅驱动晶闸管电路，其特征在于，所述阳极通过所述N+型连接区与N阱电连接。

7.如权利要求1所述的栅驱动晶闸管电路，其特征在于，所述阳极与控制栅之间或控制栅与P阱之间至少串联两级二极管。

8.如权利要求7所述的栅驱动晶闸管电路，其特征在于，所述串联的各级二极管规格相同。

9.一种静电保护电路，其特征在于，包括：

10.如权利要求9所述的静电保护电路，其特征在于，所述连接于NMOS晶体管栅极及其衬底之间的二极管的导通压降大于NMOS晶体管的阈值电压。

11.如权利要求9所述的静电保护电路，其特征在于，所述阳极与NMOS晶体管栅极之间或NMOS晶体管栅极及其衬底之间至少串联两级二极管。

12.如权利要求11所述的静电保护电路，其特征在于，所述串联的各级二极管规格相同。