CN102298915B - 显示装置、用于驱动显示装置的方法以及电子设备 - Google Patents

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Abstract

本发明提供了一种具有像素电路的显示装置、用于驱动显示装置的方法以及电子设备，该像素电路包括：像素电极；电容元件，被配置为连接至液晶电容的像素电极并保持反映灰阶的信号电位；以及反相电路，被配置为反转从电容元件读出的保持电位的极性，其中，在从电容元件读出保持电位之后反转保持电位的极性并将反转电位再次写入电容元件的操作中，反相电路的输入电位被设定为工作电源电压范围中的中间电位。

Description

显示装置、用于驱动显示装置的方法以及电子设备
技术领域
本发明涉及显示装置、用于驱动显示装置的方法以及电子设备，特别地，涉及在像素中具有存储器以存储图像数据的显示装置、用于驱动该显示装置的方法以及具有该显示装置的电子设备。
背景技术
显示装置中，有一些显示装置在像素中具有存储器以存储图像数据。在例如在像素中具有内置存储器的显示装置中，可以实现通过模拟显示模式进行的显示以及通过存储器显示模式进行的显示。模拟显示模式是指以模拟方式显示像素的灰阶的显示模式。存储器显示模式是指基于像素中的存储器中所存储的二进制信息(逻辑“1”/“0”)以数字方式显示像素的灰阶的显示模式。
在存储器显示模式中，由于使用保持在存储器中的信息，因此无需以帧周期执行写入反映灰阶的信号电位的操作。因此，在存储器显示模式中，功耗比模拟显示模式的功耗低，在模拟显示模式中，需要以帧周期执行写入反映灰阶的信号电位的操作。
作为能够通过模拟显示模式进行显示和通过存储器显示模式进行显示的现有技术的显示装置，已知有其中将静态随机存取存储器(SRAM)用作像素中的内置存储器的显示装置(参照例如第2009-98234号日本专利公开)。
图21示出了根据使用SRAM作为像素中的存储器的现有技术实例的液晶显示装置的像素电路的一个实例。根据本现有技术实例的液晶显示装置中的像素90具有液晶电容91、保持电容92、SRAM 93以及五个开关晶体管94至98。在像素90中，反映灰阶的信号电位Vsig或不同于公共电位VCOM的电位VXCS经由信号线99选择性地施加至像素90。
液晶电容91表示当液晶封闭在像素电极和与像素电极相对形成的对向电极之间时，在像素电极和对向电极之间产生的电容。公共电位VCOM施加至所有像素的液晶电容91共有的对向电极。液晶电容91的像素电极与保持电容92的一个电极公共电连接。保持电容92保持反映灰阶的信号电位Vsig。与公共电位VCOM几乎相同的CS电位VCS施加至保持电容92的另一电极。
SRAM 93由设置在正侧电源电位VRAM和负侧电源电位VSS之间的两个CMOS反相器组成。这两个CMOS反相器中一个的输入端与另一个的输出端公共连接。另一个的输入端与一个的输出端公共连接。
在构成SRAM 93的两个CMOS反相器中，一个CMOS反相器由串联连接在电源电位VRAM和电源电位VSS之间、并且栅电极公共连接的PchMOS晶体管931和NchMOS晶体管932组成。另一CMOS反相器由串联连接在电源电位VRAM和电源电位VSS之间、并且栅电极公共连接的PchMOS晶体管933和NchMOS晶体管934组成。
五个开关晶体管94至98例如由薄膜晶体管形成。由控制信号CTL1控制开关晶体管94和95的导通/非导通状态。特别地，在将反映灰阶的信号电位Vsig写入保持电容92时，响应于变成激活(较高电位)状态的控制信号CTL1，开关晶体管94和95变成导通状态。
在模拟显示模式中写入反映灰阶的信号电位Vsig时，或者在存储器显示模式中写入不同于公共电位VCOM的电位VXCS时，开关晶体管96变成导通状态。在存储器显示模式中将CS电位VCS写入保持电容92时，开关晶体管97变成导通状态，其中，CS电位VCS与施加至液晶电容91的对向电极的公共电位VCOM几乎相同。
SRAM 93的保持电位用于控制开关晶体管96和97的导通/非导通状态。在该电路实例中，当开关晶体管96处于导通状态时，开关晶体管97处于非导通状态，并且当开关晶体管96处于非导通状态时，开关晶体管97处于导通状态。
在将控制电位写入SRAM 93时，通过变成激活(较高电位)状态的控制信号CTL2执行开关晶体管98的导通控制。特别地，在模拟显示模式中将信号电位Vsig写入SRAM 93或在存储器显示模式中将电位VXCS写入SRAM 93时，响应于变成激活状态的控制信号CTL2，开关晶体管98变成导通状态。
尽管图21示出了基于一对一的对应关系为每个像素90设置SRAM93的像素电路实例，但还可以采用为多个像素90共同设置(共享)一个SRAM 93的构造。
如图22所示，作为一个实例，在用于彩色显示的液晶显示装置中，还可以为例如红(R)、绿(G)、蓝(B)的子像素90R、90G和90B共同设置一个SRAM 93。尽管图22中示出了子像素90R、90G和90B的保持电容92R、92G和92B，但是为了简化图解，省略了子像素90R、90G和90B的各自的液晶电容91的图形表示。
在采用子像素90R、90G和90B共享一个SRAM 93的配置的情况下，为每个子像素90R、90G和90B设置开关晶体管94(94R、94G和94B)。通过对应于各个颜色的控制信号CTL1(R)、CTL1(G)和CTL1(B)以时分方式控制这些开关晶体管94R、94G和94B的导通/非导通状态。
发明内容
如果采用上述将SRAM 93用作像素中的存储器的像素配置，则由于SRAM 93的结构复杂，并且SRAM 93占用像素90中的很大面积，妨碍了像素90的微小型化。
通常，已知动态随机存取存储器(DRAM)的结构比SRAM的结构简单。然而，在DRAM的情况下，需要刷新存储器用于数据保留，因此功耗比SRAM的功耗高。
本发明的目的之一是提供一种显示装置、用于驱动该显示装置的方法以及电子设备，其能够在使用保持信号电位的电容元件作为DRAM以简化像素结构的配置中，实现诸如功耗降低和DRAM的操作余量(operatingmargin)改善的性能提高。
根据本发明的实施方式，提供了一种具有像素电路的显示装置，像素电路包括：
像素电极；
电容元件，被配置为连接至液晶电容的像素电极并保持反映灰阶的信号电位；以及
反相电路，被配置为反转从电容元件读出的保持电位的极性，
其中，
在从电容元件读出保持电位之后反转保持电位的极性并将反转电位再次写入电容元件的操作中，反相电路的输入电位被设定为反相电路的工作电源电压范围中的中间电位。
根据更具体的配置例，提供了一种通过设置像素而获得的液晶显示装置，各像素均包括：
液晶电容，
电容元件，具有连接至液晶电容的像素电极的一个电极，
第一开关元件，具有连接至信号线的一端，并且在将经由信号线施加的并反映灰阶的信号电位写入电容元件的第一操作模式中被设定为接通(ON)状态，在从电容元件读出保持电位之后反转保持电位的极性并将反转电位再次写入电容元件的第二操作模式中，第一开关元件被设定为断开(OFF)状态，
第二开关元件，具有连接至第一开关元件的另一端的一端，并具有连接至电容元件的一个电极和像素电极的另一端，在第一操作模式中以及第二操作模式的从电容元件读出保持电位的读取时段和将反转电位再次写入电容元件的重写时段中，第二开关元件被设定为接通状态，
第三开关元件，具有连接至第一开关元件的另一端的一端，并在第一操作模式中被设定为断开状态，第三开关元件在第二操作模式的读取时段中被设定为接通状态，并经由第二开关元件从电容元件读出保持电位，
反相电路，具有连接至第三开关元件的另一端的输入端，并在第二操作模式的读取时段中，反转经由第二开关元件和第三开关元件从电容元件读出的保持电位的极性，以及
第四开关元件，具有连接至第一开关元件的另一端的一端，并具有连接至反相电路的输出端的另一端，第四开关元件在第一操作模式中被设定为断开状态，第四开关元件在第二操作模式的重写时段中被设定为接通状态，并经由第二开关元件将通过反相电路反转极性而获得的反转电位写入电容元件。
该液晶显示装置采用这种配置，以对于像素，执行驱动，以在第二操作模式中的读取时段开始之前，将反相电路的输入电位设定为反相电路的工作电源电压范围中的中间电位。
在具有上述配置的显示装置中，在第一操作模式中，第三开关元件和第四开关元件处于断开状态。因此，由于将第一开关元件和第二开关元件设定为接通状态，从而反映灰阶的信号电位(模拟电位或二进制电位)经由这些第一和第二开关元件从信号线写入电容元件。在第二操作模式中，执行在将电容元件的保持电位读出到反相电路的输入端并通过反相电路执行极性反转(逻辑反转)之后再次将反转电位写入电容元件的操作(重写操作)。
在该第二操作模式中，在从电容元件读取保持电位的时段开始之前，执行将反相电路的工作电源电压范围中的中间电位施加至反相电路的输入端的操作。此外，在第一开关元件的断开状态下，第二开关元件和第三开关元件变成接通状态，而第四开关元件保持断开状态。此时，电容元件的保持电位经由第二开关元件和第三开关元件读出并施加至反相电路的输入端。
反相电路的输入端具有电容(输入电容)，使得输入电位可被保持。如果在从电容元件读取保持电位的时段开始之前，中间电位没有施加至反相电路的输入端，则在将电容元件的保持电位施加至反相电路的输入端时，在电容元件和反相电路的输入电容之间产生电容分布。具体地，如果所施加的保持电位和施加之前反相电路的输入电位之间的电位差很大，则在将电容元件的保持电位施加至反相电路的输入端时，产生电容分布。由于该电容分布，反相电路的输入电位降低了取决于电容元件和反相电路的输入电容之间的电容比的电位。因此，反相电路的操作余量变小。
相反，通过在从电容元件读取保持电位的时段开始之前将反相电路的输入电位设定为中间电位，相比于不将输入电位设定为中间电位时的情况，所施加的保持电位和施加前的反相电路的输入电位之间的电位差变小。由于该特征，在将电容元件的保持电位施加至反相电路的输入端时，由于电容分布而降低的反相电路的输入电位的降低量小于不施加中间电位时的降低量。
当电容元件的保持电位施加至反相电路的输入端时，反相电路反转保持电位的极性。之后，第三开关元件变成断开状态并且第四开关元件变成接通状态。第四开关元件执行将反相电路的输出电位(即，保持电位的反转电位)经由第二开关元件再次写入电容元件的操作(重写操作)。
所谓的刷新操作是由该第二操作模式中的一系列操作执行的，即，从电容元件读出保持电位的读取操作以及将通过反转保持电位的极性而获得的反转电位再次写入电容元件的重写操作。该刷新操作在像素由于第一开关元件的操作而从信号线隔离的状态下执行。因此，在刷新操作中，具有高负载电容的信号线既不充电也不放电。此外，在刷新操作中，由于反相电路的操作，电容元件中保持的电位的极性的反转操作以第二操作模式的重复周期重复进行。
根据本发明的另一实施方式，提供了一种具有像素电路的显示装置，像素电路包括：
像素电极，
电容元件，被配置为连接至像素电极并保持反映灰阶的信号电位；以及
反相电路，被配置为反转从电容元件读出的保持电位的极性，
其中，
像素电路执行在从电容元件读出保持电位之后反转保持电位的极性并将反转电位再次写入电容元件的操作，并执行驱动，以在该操作之后的一段时间(即，将反转电位写入像素之后的一段时间)将电源电位从信号线施加至反相电路的输入端。
根据更具体的配置例，提供了一种通过设置像素而获得的液晶显示装置，各像素均包括：
液晶电容，
电容元件，具有连接至液晶电容的像素电极的一个电极，
第一开关元件，具有连接至信号线的一端，并且在将经由信号线施加的并反映灰阶的信号电位写入电容元件的第一操作模式中，被设定为接通状态，在从电容元件读出保持电位之后反转保持电位的极性并将反转电位再次写入电容元件的第二操作模式中，第一开关元件被设定为断开状态，
第二开关元件，具有连接至第一开关元件的另一端的一端，并具有连接至电容元件的一个电极和像素电极的另一端，在第一操作模式中以及第二操作模式的从电容元件读出保持电位的读取时段和将反转电位再次写入电容元件的重写时段中，第二开关元件被设定为接通状态，
第三开关元件，具有连接至第一开关元件的另一端的一端，并在第一操作模式中被设定为断开状态，第三开关元件在第二操作模式的读取时段中被设定为接通状态，并经由第二开关元件从电容元件读出保持电位，
反相电路，具有连接至第三开关元件的另一端的输入端，并且在第二操作模式的读取时段中，反转经由第二开关元件和第三开关元件从电容元件读出的保持电位的极性，以及
第四开关元件，具有连接至第一开关元件的另一端的一端，并具有连接至反相电路的输出端的另一端，第四开关元件在第一操作模式中被设定为断开状态，第四开关元件在第二操作模式的重写时段中被设定为接通状态，并经由第二开关元件将通过反相电路反转极性而获得的反转电位写入电容元件。
该液晶显示装置采用这种配置，以对于像素，执行驱动，以在通过第四开关元件写入反转电位之后的一段时间，经由第一开关元件和第三开关元件，将电源电位从信号线施加至反相电路的输入端。
在具有上述配置的液晶显示装置中，在第一操作模式中，第三开关元件和第四开关元件处于断开状态。因此，由于将第一开关元件和第二开关元件设定为接通状态，从而反映灰阶的信号电位(模拟电位或二进制电位)经由这些第一和第二开关元件从信号线写入电容元件。在第二操作模式中，第一开关元件被设定为断开状态。在该状态下，第二开关元件和第三开关元件变成接通状态，而第四开关元件保持在断开状态。此时，电容元件的保持电位经由第二开关元件和第三开关元件读出并施加至反相电路的输入端。于是，反相电路反转电容元件的保持电位的极性。之后，第三开关元件变成断开状态并且第四开关元件变成接通状态。第四开关元件将反相电路的输出电位(即，保持电位的反转电位)经由第二开关元件写入电容元件(重写操作)。
所谓的刷新操作是由该第二操作模式中的一系列操作执行的，即，从电容元件读出保持电位的读取操作以及将通过反转保持电位的极性而获得的反转电位再次写入电容元件的重写操作。该刷新操作在像素由于第一开关元件的操作而从信号线隔离的状态下执行。因此，在刷新操作中，具有高负载电容的信号线既不充电也不放电。此外，在刷新操作中，由于反相电路的操作，电容元件中保持的电位的极性的反转操作以第二操作模式的重复周期重复进行。
在刷新操作之后的一段时间，具体地，在通过第四开关元件写入反转电位后的一段时间，第一开关元件和第三开关元件变成接通状态。此时，信号线的电位是电源电位，并且电源电位经由第一开关元件和第三开关元件施加至反相电路的输入端。从而，反相电路的输入电位被稳定至电源电位。如果反相电路的输入电位处于不稳定状态，则直通电流流经反相电路并且引起功耗增加。相反，将反相电路的输入电位稳定至电源电位，避免了直通电流流经反相电路。
根据本发明的实施方式，在将用于保持像素中的信号电位的电容元件用作DRAM以简化像素结构的配置中，在刷新操作中具有高负载电容的信号线无需充电和放电，因此可以抑制刷新操作所伴随的功耗。
此外，在本发明的第一实施方式中，在从电容元件读取保持电位之前，将反相电路的输入电位设定至中间电位，从而可以抑制由于电容分布引起的电位降低。因此，相比于不将输入电位设定至中间电位的情况，可以改善(扩大)反相电路以及因此DRAM的操作余量。
在本发明的第二实施方式中，通过在刷新操作之后将反相电路的输入电位稳定至电源电位，可以避免直通电流流经反相电路。因此，可以进一步抑制功耗。
附图说明
图1是示出应用本发明的实施方式的有源矩阵液晶显示装置的配置轮廓的系统配置图；
图2是示出液晶显示面板(液晶显示装置)的截面结构的一个实例的截面图；
图3是示出根据本发明一个实施方式的像素的电路配置例的电路图；
图4是根据像素配置例1的像素电路的电路图；
图5A至图5C是用于解释根据像素配置例1的像素电路的模拟显示模式的操作的定时波形图；
图6是示出在模拟显示模式从信号线写入反映灰阶的信号电位时像素状态的电路图；
图7A至图7D是用于解释根据像素配置例1的像素电路的存储器显示模式的刷新操作的操作的定时波形图；
图8是示出根据像素配置例2的像素电路的电路图；
图9A至图9F是用于解释根据像素配置例2的像素电路的模拟显示模式的操作的定时波形图；
图10A至图10H是用于解释根据像素配置例2的像素电路的存储器显示模式的刷新操作的操作的定时波形图；
图11A至图11H是用于解释根据操作实例1的用于将中间电位施加至反相电路的输入端的驱动方法的操作的定时波形图；
图12A至图12H是根据操作实例2的用于将中间电位施加至反相电路的输入端的驱动方法的操作的定时波形图；
图13A和图13B是操作实例1的情况下反相电路的解释图；
图14A和图14B是操作实例2的情况下反相电路的解释图；
图15是钳位电路用作像素配置例2中的反相电路作为实例的像素电路的电路图；
图16是示出应用本发明的实施方式的电视机的外观的斜视图；
图17A和图17B是示出应用本发明的实施方式的数码相机的外观的斜视图：图17A是正面斜视图，图17B是背面斜视图；
图18是示出应用本发明的实施方式的笔记本个人电脑的外观的斜视图；
图19是示出应用本发明的实施方式的视频摄像机的外观的斜视图；
图20A至20G是示出应用本发明的实施方式的手机的外观图：图20A是打开状态的正视图，图20B是打开状态的侧视图，图20C是关闭状态的正视图，图20D是左侧视图，图20E是右侧视图，图20F是顶视图，以及图20G是底视图；
图21是示出根据其中将SRAM用作像素中的存储器的相关技术实例的液晶显示装置的像素电路的一个实例的电路图；以及
图22是示出根据其中为子像素R、G和B共同设置一个SRAM的相关技术实例的液晶显示装置的像素电路的一个实例的电路图。
具体实施方式
以下将使用附图详细描述用于执行本发明(在下文中，称为实施方式)的模式。以下是描述的顺序。
1.应用本发明的实施方式的液晶显示装置
1-1.系统配置
1-2.面板截面结构
2.根据实施方式的液晶显示装置的描述
2-1.像素配置例1(为每个像素设置反相电路的实例)
2-2.像素配置例2(三个子像素共享一个反相电路的实例)
2-3.操作实例1(将中间电位施加至反相电路的输入端的实例)
2-4.操作实例2(反相电路的输入端和输出端电连接的实例)
3.变形例
4.应用例(电子设备)
<1.应用本发明实施方式的液晶显示装置>
[1-1.系统配置]
图1是示出应用本发明的实施方式的有源矩阵液晶显示装置的配置轮廓的系统配置图。用该配置作为示例的液晶显示装置具有面板结构，在该面板结构中，两个基板(未示出)(其中至少一个是透明的)以预定间隔彼此相对设置，并且液晶封装在这两个基板之间。
根据本应用例的液晶显示装置10具有：包括液晶电容的多个像素20、通过以矩阵方式二维地排列像素20而获得的像素阵列单元30、以及设置在像素阵列单元30外围的驱动单元。该驱动单元由信号线驱动器40、控制线驱动器50、驱动定时发生器60等组成。例如，驱动单元集成在与像素阵列单元30相同的基板(液晶显示面板10A)上，并驱动像素阵列单元30中的各个像素20。
如果液晶显示装置10能够彩色显示，则一个像素由多个子像素组成，且每个子像素相当于像素20。具体地，在用于彩色显示的液晶显示装置中，一个像素由三个子像素组成，即，红(R)光的子像素、绿(G)光的子像素、以及蓝(B)光的子像素。
然而，一个像素的配置不限于RGB三原色的子像素的组合，还可以通过将一个或多个颜色的子像素添加到三原色的子像素来配置一个像素。具体地，例如，还可以通过添加用于亮度增强的白光子像素来配置一个像素，或者通过添加至少一个互补色光的子像素来配置一个像素以扩大色彩再现范围。
根据本应用例的液晶显示装置10在像素20中具有内置存储器，并具有能够通过模拟显示模式进行显示和通过存储器显示模式进行显示的配置。并且如上所述，模拟显示模式是指以模拟方式显示像素的灰阶的显示模式。存储器显示模式是指基于像素的存储器中存储的二进制信息(逻辑“1”/“0”)以数字方式显示像素的灰阶的显示模式。
在存储器显示模式中，由于使用存储器中保持的信息，因此无需以帧周期执行反映灰阶的信号电位的写入操作。因此，存储器显示模式具有比模拟显示模式功耗低的优势，在模拟显示模式中，需要以帧周期执行反映灰阶的信号电位的写入操作。
在图1中，对于像素阵列单元30中m行和n列的像素排列，基于每个像素列沿列方向设置信号线311至31n(下文中，通常简称为“信号线31”)。此外，基于每个像素行，沿行方向设置控制线321至32m(下文中，通常简称为“控制线32”)。列方向称为像素列上的像素的排列方向(即，垂直方向)，行方向称为像素行上的像素的排列方向(即，水平方向)。
信号线311至31n中的每条的一端连接至与列对应的信号线驱动器40的相应的一个输出端。信号线驱动器40进行操作，以向对应的信号线31输出反映任意灰阶的信号电位(模拟显示模式中的模拟电位Vsig，或存储器显示模式中的二进制电位VXCS)。此外，例如，即使在存储器显示模式中，在改变像素20中保持的信号电位的逻辑电平的情形中，信号线驱动器40也进行操作，以向对应的信号线31输出反映必要灰阶的信号电位。
在图1中，控制线321至32m中的每条都作为一条线示出。然而，每行的控制线的数量不限于一条。实际上，控制线321至32m中的每条都由多条线组成。控制线321至32m中的每条的一端都连接至与行对应的控制线驱动器50的相应的一个输出端。例如，在模拟显示模式中，控制线驱动器50控制向像素20写入从信号线驱动器40输出到信号线311至31n的且反映灰阶的信号电位的操作。
在根据本应用例的液晶显示装置10中，DRAM用作像素20中的内置存储器。已知DRAM的结构比SRAM简单。然而，在DRAM的情况下，需要刷新存储器用于数据保持。因此，控制线驱动器50对像素20中保持的信号电位的写入操作和刷新操作执行控制(其细节将在后面描述)。
驱动定时发生器(定时发生器(TG))60向信号线驱动器40和控制线驱动器50提供各种驱动脉冲(定时信号)用于驱动驱动器40和50。
[1-2.面板截面结构]
图2是示出液晶显示面板(液晶显示装置)的截面结构的一个实例的截面图。如图2所示，液晶显示面板10A具有以预定间隔彼此相对设置的两个玻璃基板11和12、以及封装在玻璃基板11和12之间的液晶层13。
偏光器14设置在一个玻璃基板11的外表面上，配向膜15设置在其内表面上。类似地，同样对于另一玻璃基板12，偏光器16设置在外表面上，配向膜17设置在内表面上。配向膜15和17是用于使得液晶层13的液晶分子组沿特定方向配向的膜。一般地，将聚酰亚胺膜用作配向膜15和17。
在另一玻璃基板12上，通过透明导电膜形成像素电极18和对向电极19。在该结构实例中，像素电极18具有例如被处理成梳齿形的五个电极分支18A，并且这些电极分支18A的两端均通过连接部分(未示出)连接。对向电极19相比于电极分支18A更靠近下侧(更靠近玻璃基板12)形成，这样以覆盖像素阵列单元30的整个区域。
由于对向电极19和具有梳齿形的像素电极18的电极结构，在电极分支18A和对向电极19之间产生如图2中的虚线所示的抛物线式电场。这可以使电场也影响到像素电极18的上表面侧的区域。因此，液晶层13的液晶分子组可以在遍及像素阵列单元13的整个区域上被定向到期望的配向方向。
<2.根据实施方式的液晶显示装置的描述>
在具有上述配置的有源矩阵液晶显示装置10中，本实施方式是包括内置存储器并能够通过模拟显示模式进行显示和通过存储器显示模式进行显示的像素20的具体配置。图3示出了根据本实施方式的像素20的电路配置例。
如图3所示，根据本实施方式的像素20具有液晶电容21、电容元件22、反相电路23、以及第一至第四开关元件24至27，并且电容元件22用作DRAM。一般地，已知DRAM的结构比SRAM简单。因此，使用DRAM作为内置存储器能够简化像素结构，因此在像素20的微小型化方面比使用SRAM的情况有优势。
液晶电容21表示基于每个像素在像素电极(相当于图2中的像素电极18)和与像素电极相对形成的对向电极(相当于图2中的对向电极19)之间产生的电容。将公共电位VCOM施加至所有像素共同的液晶电容21的对向电极。液晶电容21的像素电极与电容元件22的一个电极公共电连接。
电容元件22保持反映灰阶的且通过随后描述的写入操作从信号线31(311至31n)写入的信号电位(模拟电位Vsig或二进制电位VXCS)。在下文中，电容元件22将被称为保持电容22。用作由保持电容22保持的信号电位的基础的电位(下文中，称为“CS电位”)VCS施加至保持电容22的另一电极。CS电位VCS被设定为与公共电位VCOM几乎相同的电位。在存储器显示模式中，保持电容22用作DRAM。
第一开关元件24的一端连接至信号线31，并且第一开关元件24在第一操作模式中处于接通(闭合)状态，在第一操作模式中，经由该信号线31施加的反映灰阶的信号电位(Vsig/VXCS)被写入保持电容22。即，第一开关元件24在第一操作模式中被设定至接通状态，从而在像素20中写入(捕获)信号电位(Vsig/VXCS)。
第一开关元件24在第二操作模式中在断开(打开)状态，在第二操作模式中，读出保持电容22中保持的电位(下文中，称为“保持电位”)，然后保持电位的极性被反相电路23反转，并且反转电位被再次写入保持电容22。通过控制信号GATE1控制第一开关元件24的开/关状态。
第二开关元件25的一端连接至第一开关元件24的另一端，并且第二开关元件25的另一端连接至保持电容22的一个电极和液晶电容21的像素电极。第二开关元件25在第一操作模式中以及在第二操作模式的从保持电容22读取保持电位的时段以及将反转电位重写入保持电容22的时段中处于接通(闭合)状态。第二开关元件25在其他时段中处于断开(打开)状态。通过控制信号GATE2控制第二开关元件25的开/关状态。
第三开关元件26的一端连接至第一开关元件24的另一端(第二开关元件25的一端)，并且第三开关元件26在第一操作模式中处于断开(打开)状态。此外，第三开关元件26在第二操作模式的读取时段中被设定为接通(闭合)状态，从而经由第二开关元件25从保持电容22读出保持电位，并将保持电位施加至反相电路23的输入端。通过控制信号SR1控制第三开关元件26的开/关状态。
反相电路23的输入端连接至第三开关元件26的另一端。在第二操作模式的读取时段中，反相电路23反转经由第二和第三开关元件25和26从保持电容22读出的保持电位的极性(即，反转逻辑)。
第四开关元件27的一端连接至第一开关元件24的另一端(第二开关元件25的一端)，并且第四开关元件27的另一端连接至反相电路23的输出端。在第一操作模式中，第四开关元件27处于断开(打开)状态。此外，第四开关元件27在第二操作模式的重写时段中被设定为接通(闭合)状态，从而将通过反相电路23反转极性而获得的反转电位经由第二开关元件25写入保持电容22(重写)。通过控制信号SR2控制第四开关元件27的开/关状态。
用于控制开关元件24至27的开/关状态的控制信号GATE1、GATE2、SR1和SR2在图1的驱动定时发生器60的定时控制下适当地从控制线驱动器50输出。
在根据具有上述配置的本实施方式的液晶显示装置10中，在第一操作模式中，第三开关元件26和第四开关元件27处于断开状态。因此，由于将第一开关元件24和第二开关元件25设定为接通状态，因此反映灰阶的信号电位(模拟电位Vsig或二进制电位VXCS)经由第一和第二开关元件24和25从信号线31写入保持电容22。即，第一操作模式是用于执行将反映灰阶的信号电位(Vsig/VXCS)从信号线31写入保持电容22的操作模式。
在第二操作模式中，第一开关元件24处于断开状态。在该状态下，第二开关元件25和第三开关元件26被设定为接通状态，而第四开关元件27保持在断开状态。此时，保持电容22的保持电位经由第二开关元件25和第三开关元件26被读出并被施加至反相电路23的输入端。
反相电路23反转保持电容22的保持电位的极性，并输出反转电位。之后，第三开关元件26进入断开状态，并且第四开关元件27进入接通状态。第四开关元件27经由第二开关元件25将反相电路23的反转电位写入保持电容22(重写操作)。即，第二操作模式是用于执行读出保持电容22的保持电位并通过反相电路23执行极性反转(逻辑反转)以将反转电位再次写入保持电容22的操作的操作模式。
所谓的刷新操作是由该第二操作模式的一系列操作执行的，即，从保持电容22读出保持电位的读取操作以及将通过反转该保持电位的极性而获得的反转电位再次写入保持电位22的重写操作。由于第一开关元件24的操作，该刷新操作在像素20与信号线31隔离的状态下执行。因此，在刷新操作中，具有高负载电容的信号线31既不充电也不放电。
即，根据上述像素配置，由于在刷新操作中具有高负载电容的信号线31无需充电和放电，因此可以抑制刷新操作所伴随的功耗。此外，在刷新操作中，由于反相电路23的操作，保持电容22中保持的电位的极性的反转操作以第二操作模式的重复周期(例如，一帧周期)重复进行。结果，在由以一帧周期施加至液晶的电压的极性反转电压驱动的液晶显示装置中，在存储器显示模式中，像素电极和对向电极之间的电位关系可以持续保持在适当的状态。
如上所述，在使用保持反映灰阶的信号电位(Vsig/VXCS)的保持电容22作为DRAM并能够通过模拟显示模式进行显示以及通过存储器显示模式进行显示的液晶显示装置10中，本发明第一实施方式的主要特性是采用如下配置。
具体地，在第二操作模式的从保持电容22读出保持电位的读取时段开始之前，对于像素20，反相电路23的输入电位被设定为反相电路23的工作电源电压范围中的中间电位。反相电路23的工作电源电压范围是指作为反相电路23的工作电源电位的正侧电源电位VDD和负侧电源电位Vss之间的电压范围。
反相电路23的工作电源电压范围的中间电位是通过(VDD-VSS)/2给出的电位。此处使用的术语“中间电位”的概念包含与随后描述的用于操作例2的反相电路的工作点相对应的电压以及与由(VDD-VSS)/2给出的电位完全相同的电位。另外，由于各种因素引起的例如大约±0.3V的轻微变化的存在当然也包含在“中间电位”的概念中。
如果第三开关元件26变成断开状态，则反相电路23的输入端变成浮置状态。因此，反相电路23的输入电容应被设定为高至一定程度，以在一段时间保持输入电位，并抑制由于例如漏电流等引起的输入电位的降低。如果反相电路23的输入级由例如CMOS反相器形成，则输入电容由构成该CMOS反相器的PchMOS晶体管和NchMOS晶体管的沟道宽度W、沟道长度L、每单位面积的栅电容COX等决定。
以使得相对于保持电容22的电容比大约为1∶10的方式，基于PchMOS晶体管和NchMOS晶体管的沟道宽度W、沟道长度L、每单位面积的栅电容COX等来确定反相电路23的输入电容。反相电路23的输入电容对保持电容22的电容比包含由于诸如元件间的差异的各种因素引起的、产生不同于1∶10的一些差别的轻微变化的存在，以及恰好1∶10。
以下将考虑在从保持电容22读取保持电位的时段开始之前不将中间电位施加至反相电路23的输入端的情况。在该情况下，在将保持电容22的保持电位施加至反相电路23的输入端时，在保持电容22和反相电路23的输入电容之间产生电容分布。
具体地，如果所施加的保持电位和施加前的反相电路23的输入电位之间的电位差很大，则在将保持电容22的保持电位施加至反相电路23的输入端时产生电容分布。由于该电容分布，反相电路23的输入电位被基于反相电路23的输入电容和保持电容22之间的电容比的电位降低。因此，反相电路23的操作余量变小。
相反，如果在从保持电容22读取保持电位的时段开始之前，将反相电路23的输入电位设定为中间电位，则相比于输入电位没有被设定为中间电位的情况，所施加的保持电位和施加前的反相电路23的输入电位之间的电位差变小。由于该特征，在将保持电容22的保持电位施加至反相电路23的输入端时，可以将由于该电容分布而引起的反相电路23的输入电位降低的量抑制到比不施加中间电位时更小的值。结果，相比于不施加中间电位的情况，可以改善(扩大)反相电路23以及因此DRAM的操作余量。
如上所述，在根据本实施方式的像素20中，在将保持电容22用作DRAM以简化像素结构的配置中，在刷新操作中，具有高负载电容的信号线31的充电和放电是不必要的。因此，可以抑制刷新操作所伴随的功耗。
此外，在第二操作模式中，在从保持电容22读出保持电位之前，将反相电路23的工作电源电压范围中的中间电位施加至反相电路23的输入端。这可以抑制由于电容分布而引起的反相电路23的输入电位的降低。因此，相比于不给予中间电位的情况，可以改善反相电路的操作余量，并因此可以改善DRAM的操作余量。
在本发明的第二实施方式中，采用了执行用于如下操作的驱动的配置。具体地，对于像素20，在通过第四开关元件27写入反转电位后的一段时间，电源电位经由第一开关元件24和第三开关元件26从信号线31施加至反相电路23的输入端。该驱动由控制线驱动器50执行，控制线驱动器生成用于控制第一和第三开关元件24和26的开/关状态的控制信号GATE1和控制信号SR1。即，控制线驱动器50用作执行上述驱动的驱动器。
为了从信号线31施加电源电位，图1中的信号线驱动器40进行操作，以在除反映灰阶的信号电位(模拟电位Vsig/二进制电位VXCS)之外，还适当地将该电源电位输出到信号线31。
这里使用的术语“电源电位”基本上是指正侧电源电位VDD和负侧电源电位VSS。当然，地电位也包含在负侧电源电位VSS中。此外，“电源电位”的概念包含：使得由于提供该电位作为反相电路的输入而不发生随后描述的直通电流的流动的电位，以及与电源电位VDD或电源电位VSS(地电位)完全相同的电位。另外，由于各种因素引起的例如大约±0.3V的轻微变化的存在当然也包含在“电源电位”的概念中。
此外，施加至液晶电容21的对向电极的公共电位VCOM和施加至保持电容22的另一电极的CS电位VCS通常被设定为电源电位VDD。因此，公共电位VCOM和CS电位VCS，并且进一步地，其反转电位XVCOM和XVCS，也包含在“电源电位”的概念中。
顺便说一下，在反相电路23的反转操作之后，第三开关元件26处于断开状态，并且反相电路23的输入端处于浮置状态。因此，反相电路23的输入端处于不稳定状态。如果反相电路23的输入端处于不稳定状态，则输入电位可能越出反相电路23的输入级的阈值。结果，直通电流流经反相电路23，并因此引起功耗的增加。
相反，在通过第四开关元件27写入反转电位后的一段时间，通过将电源电位经由第一和第三开关元件24和26从信号线31施加至反相电路23的输入端，反相电路23的输入电位被稳定至电源电位。这防止了输入电位越出反相电路23输入级的阈值的状态的发生。结果，避免了直通电流流经反相电路23，因此可以进一步抑制功耗。
如果反相电路23的输入级由例如PchMOS晶体管形成，则优选地，将正侧电源电位VDD、公共电位VCOM或CS电位VCS施加至反相电路23的输入端作为电源电位。如果反相电路23的输入级由例如NchMOS晶体管形成，则优选地将负侧电源电位VSS、公共电位VCOM的反转电位XVCOM或CS电位VCS的反转电位XVCS施加至反相电路23的输入级作为电源电位。在这两种情况下，输入级的MOS晶体管可以确定地被设定为非导通状态，因此可以防止直通电流流经反相电路23。
如果反相电路23的输入级由例如CMOS反相器形成，则可以施加正侧电源电位VDD、VCOM或VCS或者施加负侧电源电位VSS、XVCOM或XVCS作为电源电位。施加正侧电源电位VDD、VCOM或VCS，CMOS反相器的PchMOS晶体管可以确定地被设定为非导通状态。施加负侧电源电位VSS、XVCOM或XVCS，CMOS反相器的NchMOS晶体管可以确定地被设定为非导通状态。即，不管是施加正侧或负侧电源电位，都可以防止直通电流流经反相电路23。
此外，如果反相电路23的输入级由例如CMOS反相器形成，则即使没有施加电源电位，通过施加确定地将构成CMOS反相器的晶体管中的一个设定为非导通状态的电位，也可以实现预期目标。具体地，当反相电路23的正侧电源电位为VDD且PchMOS晶体管的阈值电压为Vthp时，通过施加等于或高于(VDD-Vthp)的电位，可以确定地将PchMOS晶体管设定为非导通状态。可选地，当负侧电源电位为VSS且NchMOS晶体管的阈值电压为Vthn时，通过施加等于或低于(VSS+Vthn)的电位，可以确定地将NchMOS晶体管设定为非导通状态。因此，通过将反相电路23的输入电位稳定至等于或高于(VDD-Vthp)的电位或者等于或低于(VSS+Vthn)的电位，可以防止直通电流流经反相电路23。
可以采用基于一对一的对应关系为每个像素20设置反相电路23的配置(像素配置例1)。可选地，还可以采用为多个像素20共同地设置(共享)一个反相电路23的配置(像素配置例2)。以下将具体描述像素配置例1和2。
[2-1.像素配置例1]
图4是示出根据像素配置例1的像素电路的电路图。在图4中，对于与图3中的部分等同的部分给予相同的符号。根据像素配置例1的像素电路是基于一对一的对应关系为每个像素20设置反相电路23的电路配置例。
(电路配置)
在根据像素配置例1的像素电路中，例如，薄膜晶体管用作第一至第四开关元件24至27。在下文中，第一至第四开关元件24至27将被称为第一至第四开关晶体管24至27。在该实例中，NchMOS晶体管用作第一至第四开关晶体管24至27。然而，还可以使用PchMOS晶体管。
通过施加至各个栅极的控制信号GATE1、GATE2、SR1和SR2来控制第一至第四开关晶体管24至27的导通/非导通状态。这些控制信号GATE1、GATE2、SR1和SR2在图1中的驱动定时发生器60的定时控制下，适当地从控制线驱动器50输出。
第一开关晶体管24的一个主电极(漏极/源极)连接至信号线31。当在控制信号GATE1的控制下从信号线31在像素20中写入(捕获)反映灰阶的信号电位(Vsig/VXCS)时，第一开关晶体管24被设定为导通状态。
第二开关晶体管25的一个主电极与液晶电容21的像素电极以及保持电容22的一个电极公共连接，并且另一主电极连接至第一开关晶体管24的另一主电极。当将反映灰阶的信号电位(Vsig/VXCS)从信号线31写入保持电容22时，第二开关晶体管25在控制信号GATE2的控制下被设定为导通状态。
第三开关晶体管26的一个主电极连接至第一开关晶体管24的另一主电极(第二开关晶体管25的另一主电极)，并且第三开关晶体管26的另一主电极连接至反相电路23的输入端。当从信号线31在像素20中写入反映灰阶的信号电位(Vsig/VXCS)时，第三开关晶体管26在控制信号SR1的控制下被设定为非导通状态。
此外，在控制信号SR1的控制下，在存储器显示模式中的刷新操作的执行中，在紧挨着每帧的结束之前的一段时间中，第三开关晶体管26被设定为导通状态。当第三开关晶体管26处于导通状态时，用作DRAM的保持电容22的保持电位经由第二开关晶体管25和第三开关晶体管26读出到反相电路23的输入端。
第四开关晶体管27的一个主电极连接至第一开关晶体管24的另一主电极(第二开关晶体管25的另一主电极)，并且第四开关晶体管27的另一主电极连接至反相电路23的输出端。当从信号线31在像素20中写入反映灰阶的信号电位(Vsig/VXCS)时，第四开关晶体管27在控制信号SR2的控制下被设定为非导通状态。
此外，在控制信号SR2的控制下，在存储器显示模式中的刷新操作的执行中，在每帧开始之后紧接着的一段时间中，第四开关晶体管27被设定为导通状态。当第四开关晶体管27处于导通状态时，通过反相电路23的极性反转(逻辑反转)而获得的且反映灰阶的信号电位经由第四开关晶体管27和第二开关晶体管25被写入保持电容22。
反相电路23由例如CMOS反相器形成。具体地，反相电路23由串联连接在电源电位VDD的电源线和电源电位VSS的电源线之间的NchMOS晶体管232和PchMOS晶体管231组成。
PchMOS晶体管231和NchMOS晶体管232的栅极公共连接，并用作反相电路23的输入端。该输入端连接至第三开关晶体管26的另一主电极。PchMOS晶体管231和NchMOS晶体管232的漏极公共连接，并用作反相电路23的输出端。该输出端连接至第四开关晶体管27的另一主电极。
(电路操作)
以下将对每个显示模式分别描述根据具有上述配置的像素配置例1的像素电路的电路操作。
(1)模拟显示模式
图5A至图5C是用于解释根据像素配置例1的像素电路的模拟显示模式的操作的定时波形图。图5A至图5C分别示出了波形，图5A是信号线31的电位(即，反映灰阶的信号电位)的波形，图5B是控制信号GATE1/GATE2的波形，以及图5C是控制信号SR1/SR2的波形。
在本实例中，液晶电容21的像素电极和对向电极之间所施加的电压的极性以一个水平周期的周期(1H/每线)进行反转，即，执行线反转驱动。众所周知，在液晶显示装置中，关于公共电位VCOM(以公共电位VCOM为中心)以一定周期反转施加至液晶的电压的极性的AC驱动被执行，以防止由于对液晶持续施加相同极性的DC电压而引起例如液晶电阻率(物质固有的电阻)的劣化。
在本实例中，执行线反转驱动作为该AC驱动。为了实现该线反转驱动，如图5A所示，以1H周期反转反映灰阶的信号电位的极性，该反映灰阶的信号电位是信号线31的电位。在图5A的波形中，高侧电位为VDD1，低侧电位为VSS1。图5A示出了最大摆幅VDD1-VSS1的情况的实例。实际上，根据灰阶，信号线31的电位位于VDD1-VSS1范围内的任意电位水平。
在示出了控制信号GATE1/GATE2的波形的图5B中，高侧电位为VDD2且低侧电位为VSS2。在将反映灰阶的信号电位从信号线31写入保持电容22的写入时段中，控制信号GATE1/GATE2处于高侧电位VDD2。
并且，在示出了控制信号SR1/SR2的波形的图5C中，高侧电位为VDD2且低侧电位为VSS2。在模拟显示模式中，控制信号SR1/SR2总是处于低侧电位VSS2。
图6示出了当在模拟显示模式中从信号线31写入反映灰阶的信号电位时像素20中的状态。为了便于理解，在图6中，通过使用开关符号来表示第一至第四开关晶体管24至27。
在反映灰阶的信号电位的写入时段中，第一和第二开关晶体管24和25都处于导通状态(开关闭合状态)。另一方面，第三和第四开关晶体管26和27在整个时段都处于非导通状态(开关打开状态)，并将液晶电容21的像素电极和保持电容22完全从反相电路23电隔离。从而，如图6中的点划线所示，反映灰阶的信号电位经由第一开关晶体管24和第二开关晶体管25写入保持电容22。
(2)存储器显示模式
在存储器显示模式中，执行将反映灰阶的信号电位从信号线31写入保持电容22的写入操作和刷新保持电容22的保持电位的刷新操作。例如，在改变显示内容的情况下执行写入操作。将反映灰阶的信号电位从信号线31写入保持电容22的操作与模拟显示模式中相同，因此省略了其描述。
图7A至图7D是用于解释根据像素配置例1的像素电路的存储器显示模式中的刷新操作的定时波形图，并基于每帧(1F)示出了驱动操作的关系。图7A至图7D分别示出了波形，图7A是控制信号GATE2的波形，图7B是控制信号SR1/SR2的波形，图7C是CS电位VCS的波形，以及图7D是写入保持电容22的信号电位PIX的波形。
从图7A至图7D的定时波形图中显而易见，在控制信号GATE2和控制信号SR1/SR2中，高侧电位以一帧周期以脉冲方式发生(出现)。CS电位VCS以一帧周期交替切换到高侧电位和低侧电位。写入保持电容22的信号电位PIX的极性以一帧周期被反转，以实现AC驱动。
在存储器显示模式中，控制信号GATE1总是处于低侧电位。因此，第一开关晶体管24处于非导通状态(开关打开状态)，并将像素20从信号线31电隔离。
[2-2.像素配置例2]
图8是示出根据像素配置例2的像素电路的电路图。在图8中，对于与图4等同的部分给以相同的符号。根据像素配置例2的像素电路是用于彩色显示的像素，并且一个像素例如由R、G和B的三个子像素20R、20G和20B组成。此外，三个子像素20R、20G和20B共享一个反相电路23。
(电路配置)
同样，在根据像素配置例2的像素电路中，与根据像素配置例1的像素电路类似，例如，使用薄膜晶体管作为用作第一至第四开关元件的第一至第四开关晶体管24至27。
对应于红色(R)的子像素20R除了液晶电容21R和保持电容22R，还具有第二开关晶体管25R。第二开关晶体管25R的一个主电极与液晶电容21R的像素电极和保持电容22R的一个电极公共连接，并且第二开关晶体管25R的另一主电极连接至第一开关晶体管24的另一主电极。当将反映灰阶的信号电位(Vsig/VXCS)写入保持电容22R时，第二开关晶体管25R在对应于红色的控制信号GATE2R的控制下被设定为导通状态。
类似地，对应于绿色(G)的子像素20G除了液晶电容21G和保持电容22G，还具有第二开关晶体管25G。第二开关晶体管25G的一个主电极与液晶电容21G的像素电极和保持电容22G的一个电极公共连接，并且第二开关晶体管25G的另一主电极连接至第一开关晶体管24的另一主电极。当将反映灰阶的信号电位(Vsig/VXCS)写入保持电容22G时，第二开关电容器25G在对应于绿色的控制信号GATE2G的控制下被设定为导通状态。
类似地，对应于蓝色(B)的子像素20B除了液晶电容21B和保持电容22B，还具有第二开关晶体管25B。第二开关晶体管25B的一个主电极与液晶电容21B的像素电极和保持电容22B的一个电极公共连接，并且第二开关晶体管25B的另一主电极连接至第一开关晶体管24的另一主电极。当将反映灰阶的信号电位(Vsig/VXCS)写入保持电容22B时，第二开关电容器25B在对应于蓝色的控制信号GATE2B的控制下被设定为导通状态。
对于这些子像素20R、20G和20B，公共地设置反相电路23、第一开关晶体管24、以及第三和第四开关晶体管26和27。反相电路23的电路配置、第一、第三和第四开关元件24、26和27之间的连接关系、以及这些部件的功能，基本上与像素配置例1相同。
具体地，第一开关晶体管24的一个主电极(漏极/源极)连接至信号线31。当从信号线31在像素20中写入(捕获)反映灰阶的信号电位(Vsig/VXCS)时，第一开关晶体管24在控制信号GATE1的控制下被设定为导通状态。
第三开关晶体管26的一个主电极连接至第一开关晶体管24的另一主电极(第二开关晶体管25R、25G和25B的另一主电极)，并且第三开关晶体管26的另一主电极连接至反相电路23的输入端。当从信号线31在像素20中写入反映灰阶的信号电位(Vsig/VXCS)时，第三开关晶体管26在控制信号SR1的控制下被设定为非导通状态。
此外，在控制信号SR1的控制下，在存储器显示模式中的刷新操作的执行中，在紧挨着每帧的结束之前的一段时间，第三开关晶体管26被设定为导通状态。当第三开关晶体管26处于导通状态时，每个都用作DRAM的保持电容22R、22G和22B的保持电位经由第二开关晶体管25R、25G和25B以及第三开关晶体管26读出到反相电路23的输入端。
第四开关晶体管27的一个主电极连接至第一开关晶体管24的另一主电极(第二开关晶体管25R、25G和25B的另一主电极)，并且第四开关晶体管27的另一主电极连接至反相电路23的输出端。当从信号线31在像素20中写入反映灰阶的信号电位(Vsig/VXCS)时，第四开关晶体管27在控制信号SR2的控制下被设定为非导通状态。
此外，在控制信号SR2的控制下，在存储器显示模式中的刷新操作的执行中，每帧的开始之后紧接着的一段时间，第四开关晶体管27被设定为导通状态。当第四开关晶体管27处于导通状态时，通过反相电路23的极性反转(逻辑反转)而获得的且反映灰阶的信号电位经由第四开关晶体管27和第二开关晶体管25R、25G和25B写入保持电容22R、22G和22B。
反相电路23例如由CMOS反相器形成。具体地，反相电路23由串联连接在电源电位VDD的电源线和电源电位VSS的电源线之间的PchMOS晶体管231和NchMOS晶体管232组成。
PchMOS晶体管231和NchMOS晶体管232的栅极公共连接，并用作反相电路23的输入端。该输入端连接至第三开关晶体管26的另一主电极。PchMOS晶体管231和NchMOS晶体管232的漏极公共连接，并用作反相电路23的输出端。该输出端连接至第四开关晶体管27的另一主电极。
(电路操作)
以下将对每个显示模式分别描述根据具有上述配置(即，子像素20R、20G和20B)的像素配置例2的像素电路的电路操作。
(1)模拟显示模式
图9A至图9F是用于解释根据像素配置例2的像素电路的模拟显示模式的操作的定时波形图。图9A至图9F分别示出了波形，图9A是信号线31的电位的波形，图9B是控制信号GATE1的波形，图9C是对应于红色的控制信号GATE2R的波形，图9D是对应于绿色的控制信号GATE2G的波形，图9E是对应于蓝色的控制信号GATE2B的波形，图9F是控制信号SR1/SR2的波形。
在本实例中，液晶电容21R、21G和21B的像素电极和对向电极之间所施加的电压的极性以一个水平周期的周期(1H/每行)进行反转，即，执行线反转驱动(AC驱动)。为了实现该线反转驱动，如图9A所示，以1H周期反转反映灰阶的信号电位的极性，该信号电位是信号线31的电位。
在图9A中示出的反映灰阶的信号电位的波形中，高侧电位为VDD1并且低侧电位为VSS1。图9A示出了最大摆幅VDD1-VSS1的情况的实例。实际上，根据灰阶，信号线31的电位处于VDD1-VSS1范围内的任意电位水平。
在示出了控制信号GATE1的波形的图9B中，高侧电位为VDD2且低侧电位为VSS2。在将反映灰阶的信号电位从信号线31写入保持电容22R、22G和22B的写入时段中，控制信号GATE1处于高侧电位VDD2。
同样，在示出了控制信号GATE2R、GATE2G和GATE2B的各个波形的图9C、图9D和图9E中，高侧电位为VDD2且低侧电位为VSS2。在将反映灰阶的信号电位从信号线31写入保持电容22R、22G和22B的写入时段中，即，在控制信号GATE1处于高侧电位VDD2的时段中，控制信号GATE2R、GATE2G和GATE2B以例如R→G→B的顺序切换到高侧电位VDD2。
控制信号GATE2R、GATE2G和GATE2B处于高侧电位VDD2的时段被设定为彼此不重叠。在控制信号GATE2R、GATE2G和GATE2B处于高侧电位VDD2的每个时段中，与相应的一个颜色对应的并反映灰阶的信号电位Vsig从图1中的信号线驱动器40输出到信号线31。
如示出了控制信号SR1/SR2的图9F所示，高侧电位为VDD2并且低侧电位为VSS2。在模拟显示模式中，控制信号SR1/SR2总是处于低侧电位VSS2。
(2)存储器显示模式
在存储器显示模式中，执行将反映灰阶的信号电位从信号线31写入保持电容22R、22G和22B的写入操作和刷新保持电容22R、22G和22B的保持电位的刷新操作。例如，在改变显示内容的情况下执行写入操作。将反映灰阶的信号电位从信号线31写入保持电容22R、22G和22B的操作与模拟显示模式中相同，因此省略了其描述。
图10A至图10H是用于解释根据像素配置例2的像素电路的存储器显示模式中的刷新操作的定时波形图，并基于每帧(1F)示出了驱动操作的关系。图10A至图10E分别示出了波形，图10A是控制信号GATE2R的波形，图10B是控制信号GATE2G的波形，图10C是控制信号GATE2B的波形，图10D是控制信号SR1/SR2的波形，图10E是CS电位VCS的波形。此外，图10F至图10H分别示出了波形，图10F是写入保持电容22R的信号电位PIXR的波形，图10G是写入保持电容22G的信号电位PIXG的波形，以及图10H是写入保持电容22B的信号电位PIXB的波形。
从图10A至图10H的定时波形图中显而易见，在控制信号GATE2R、GATE2G和GATE2B中，高侧电位以三帧周期以脉冲方式发生(出现)。在控制信号SR1/SR2中，高侧电位以一帧周期以脉冲方式发生(出现)。CS电位VCS以一帧周期交替切换到高侧电位和低侧电位。
在图10F、图10G和图10H中，虚线示出的波形是CS电位VCS的波形，并且实线示出的波形是反映灰阶的信号电位PIXR、PIXG和PIXB的波形。随着CS电位VCS以一帧周期改变，反映灰阶的信号电位PIXR、PIXG和PIXB也以一帧周期改变。然而，CS电位VCS和信号电位PIXR、PIXG和PIXB之间的电位关系以三帧周期改变。
即，以三帧周期执行各个颜色的保持电容22R、22G和22B的保持电位PIXR、PIXG和PIXB的极性反转操作和刷新操作。当然，子像素20R、20G和20B中的电位关系从先前极性反转操作和刷新操作保持到当前极性反转操作和刷新操作。因此，在本实例的情况下，尽管刷新率是三帧周期，但保持电容22R、22G和22B应该是能够保持反映灰阶的信号电位PIXR、PIXG和PIXB的电容。
在存储器显示模式中，控制信号GATE1总是处于低侧电位。因此，第一开关晶体管24处于非导通状态(开关打开状态)，并使每个子像素20R、20G和20B从信号线31电隔离。
以下将描述在第二操作模式中，在从保持电容22读出保持电位的读取时段开始之前，将反相电路23的工作电源电压范围中的中间电位施加至反相电路23的输入端的具体操作实例。
[2-3.操作实例1]
图11A至图11H是定时波形图，用于解释根据操作实例1的用于将中间电位施加至反相电路23的输入端的驱动方法的操作，具体地，用于解释关于某扫描线的存储器显示模式中的操作。
以下将通过将上述像素配置例2的像素电路中对应于绿色的子像素20G的情况作为实例进行描述。然而，同样对其他颜色的子像素20R和20B以及像素配置例1的像素电路执行与子像素20G类似的操作。
在图11A至图11E中，以放大的方式示出了在图10A至图10H的帧边界部分附近的信号线31的电位的波形(图11A)、控制信号GATE1的波形(图11B)、对应于G的控制信号GATE2G的波形(图11C)、控制信号SR1的波形(图11D)、以及控制信号SR2的波形(图11E)。此外，在图11F至图11H中，以放大的方式示出了保持在保持电容22G中的电位PIXG(保持电位)的波形、反相电路23的输入电位INVin的波形及其输出电位INVout的波形。
在图11A至图11H中，当前帧表示为帧N并且下一帧表示为帧N+1。在本实例中，例如，1H被用作控制信号GATE1、GATE2G、SR1和SR2的脉冲宽度的单位。
在从紧挨着当前帧N的结束之前(本实例中，2H之前)的定时到下一帧N+1的开始之后紧接着(在本实例中，2H之后)的定时的一段时间(在本实例中，4H时段)内，将用于控制第二开关晶体管25G的导通/非导通状态的控制信号GATE2G设定为高侧电位VDD2。由于将控制信号GATE2G设定为高侧电位VDD2并且将第二开关晶体管25G设定为导通状态，第二操作模式开始。
以下将描述的在第二操作模式开始之前所执行的操作是操作实例1的特征点。具体地，在第二操作模式的读取时段开始之前(在本实例中，2H之前)，仅在一段时间(在本实例中，1H周期)将控制信号GATE1和控制信号SR1设定为高侧电位VDD2。此时，反相电路23的工作电源电压范围中的中间电位Vmid从图1中的信号线驱动器40输出到信号线31。
因此，响应于控制信号GATE1和控制信号SR1，第一和第三开关晶体管24和26变成导通状态。从而，中间电位Vmid经由第一和第三开关晶体管24和26写入反相电路23的输入端。因此，反相电路23的输入电位INVin成为中间电位Vmid。在反相电路23的输入电位INVin以这种方式被设定为中间电位Vmid之后，控制信号GATE2G被设定为高侧电位VDD2，并且第二开关晶体管25G变成导通状态，从而第二操作模式开始。
除了中间电位Vmid的写入时段以外，还仅在紧挨着每帧的结束之前(本实例中，2H之前)的一段时间(在本实例中，1H周期)，将用于控制第三开关晶体管26的导通/非导通状态的控制信号SR1设定为高侧电位VDD2。仅在每帧的开始之后(本实例中，1H之后)紧接着的一段时间(在本实例中，2H周期)，将用于控制第四开关晶体管27的导通/非导通状态的控制信号SR2设定为高侧电位VDD2。
在控制信号GATE2G被设定为高侧电位VDD2并且第二开关晶体管25G变成导通状态的帧边界部分附近，首先，控制信号SR1被设定为高侧电位VDD2，从而第三开关晶体管26变成导通状态。由于该操作，保持电容22G的保持电位PIXG经由第二和第三开关晶体管25G和26读出，并施加至反相电路23的输入端。
以下将考虑在从保持电容22G读取保持电位PIXG的时段开始之前，不将中间电位Vmid施加至反相电路23的输入端的情况。在该情况下，在将保持电容22G的保持电位PIXG施加至反相电路23的输入端时，在保持电容22G和反相电路23的输入电容之间产生电容分布。
具体地，当在反相电路23的输入电位INVin例如处于低侧电位VSS1的状态下写入等于高侧电位VDD1的保持电位PIXG时，由于该写入的定时处的电位差很大，因此在保持电容22G和反相电路23的输入电容之间产生电容分布。由于该电容分布，如图11G中的虚线所示，反相电路23的输入电位INVin降低了电位ΔV1，电位ΔV1取决于该电位差以及保持电容22G和反相电路23的输入电容之间的电容比。因此，反相电路23的操作余量变小。
相反，在根据操作实例1的驱动方法中，如上所述，在从保持电容22G读取保持电位PIXG的时段开始之前，中间电位Vmid施加至反相电路23的输入端。由于该特征，相比于不施加中间电位Vmid时的情形，施加至反相电路23的输入端的保持电位PIXG和施加前的输入电位INVin之间的电位差变小。
因此，在将保持电容22G的保持电位PIXG施加至反相电路23的输入端时，可以使得由于电容分布引起的反相电路23的输入电位INVin的降低量ΔV2小于不施加中间电位Vmid时的降低量ΔV1。结果，当将中间电位Vmid施加至输入端时，相比于不将中间电位Vmid施加至反相电路23的输入端的情况，可以改善(扩大)反相电路23以及因此DRAM的操作余量。
反相电路23反转从保持电容22G读出的保持电位PIXG的极性(逻辑)。通过反相电路23的该操作，输入电位INVin(＝VDD1-ΔV2)通过极性反转成为等于低侧电位VSS1的输出电位INVout。在反相电路23的输入和输出电位INVin和INVout中，高侧电位VDD1相当于图8中的正侧电源电位VDD，并且低侧电位VSS1相当于负侧电源电位VSS。
在第三开关晶体管26的栅极和源极之间存在寄生电容。因此，在控制信号SR1从高侧电位VDD2到低侧电位VSS2转变的定时，归因于寄生电容引起的耦合，反相电路23的输入电位INVin从电位(VDD1-ΔV2)轻微下降(降低)。
在下一帧N+1开始之后，控制信号SR2被设定为高侧电位VDD2，从而第四开关电容器27变成导通状态。由于该操作，通过反相电路23的极性反转(逻辑反转)而获得的信号电位(即，反相电路23的输出电位INVout)经由第四和第二开晶体管27和25G写入保持电容22G。结果，保持电容22G的保持电位PIXG的极性被反转。通过该一系列操作，执行了保持电容22G的保持电位PIXG的极性反转操作和刷新操作。
在刷新操作中，具有高负载电容的信号线31既不充电也不放电。换句话说，由于第一至第四开关晶体管24至27以及反相电路23的操作，可以在不对具有高负载电容的信号线31进行充电和放电的情况下执行保持电容22G的保持电位PIXG的刷新操作。
在存储器显示模式期间，以三帧周期重复地执行保持电容22G的保持电位PIXG的上述极性反转操作和刷新操作。虽然以上将子像素20G的情况作为实例进行了描述，但是上述操作是基于每帧顺次为对应于红色显示的子像素20R、对应于绿色显示的子像素20G、对应于蓝色显示的子像素20B执行的。子像素的次序可以是任意次序。
如上所述，在根据操作实例1的驱动方法中，通过在从保持电容22G读取保持电位PIXG的时段开始之前将中间电位Vmid施加至反相电路23的输入端，可以实现以下操作和效果。具体地，相比于不施加中间电位Vmid时的情况，施加至反相电路23的输入端的保持电位PIXG和施加之前的输入电位INVin(即，中间电位Vmid)之间的电位差变小。
由于该特征，在将保持电容22G的保持电位PIXG施加至反相电路23的输入端时，可以使得由于电容分布而引起的反相电路23的输入电位INVin的降低量ΔV2比不施加中间电位Vmid时小。因此，相比于不将中间电位Vmid施加至反相电路23的输入端的情况，可以改善(扩大)反相电路23以及因此DRAM的操作余量。
从上述关于操作的描述显而易见，在操作实例1中，图1中示出的生成控制信号GATE1和控制信号SR1以驱动第一和第三开关晶体管24和26的控制线驱动器50，用作执行驱动以将中间电位Vmid施加至反相电路23的输入端的驱动器。
顺便说一下，在反相电路23的极性反转操作之后，第三开关晶体管26处于非导通状态，因此反相电路23的输入端处于浮置状态。在该浮置状态下，已经由于电容耦合而降低至电位VDD1(＝VDD)-ΔV的反相电路23的输入电位INVin处于不稳定状态，并可能由于例如漏电流而降低。
如果输入电位INVin越出反相电路23所包括的PchMOS晶体管231的阈值电压Vthp，即，变得低于VDD1(＝VDD)-Vthp，则PchMOS晶体管231变成导通状态。此时，NchMOS晶体管232处于导通状态，因此直通电流经由MOS晶体管231和232流经反相电路23。直通电流流经反相电路23引起单个像素20的功耗以及因此整个液晶显示装置10的功耗的增加。
因此，在根据操作实例1的像素20中，在通过第四开关元件27写入反转电位后的一段时间，反相电路23的输入电位INVin被稳定至电源电位，以防止直通电流流经反相电路23。具体地，在从控制信号SR2从高侧电位VDD2转换到低侧电位VSS2的定时经过了一段时间(在本实例中，1H)之后，控制信号GATE1和SR1仅在一段时间(在本实例中，1H)从低侧电位VSS2切换到高侧电位VDD2。
此时，电源电位，例如，相当于低侧电位Vss1的地(GND)电位，而不是反映灰阶的信号电位，从图1所示的信号线驱动器40输出到信号线31。由于响应于控制信号GATE1和SR1将第一和第三开关晶体管24和26设定为导通状态，因此地(GND)电位经由这些开关晶体管24和26从信号线31写入反相电路23的输入端。
这提供了反相电路23的输入电位INVin在极性反转操作之后被稳定至电源电位(具体地，地(GND)电位)的状态。在输入电位INVin被稳定至地电位的状态下，虽然PchMOS晶体管231处于导通状态，但NchMOS晶体管232确定地被设定为非导通状态。因此，直通电流不流经反相电路23。这可以抑制单个像素20的功耗以及因此整个液晶显示装置10的功耗。
具体地，通过使用负侧(低侧)电源电位VSS1，即，本实例中的地(GND)电位作为电源电位以稳定反相电路23的输入电位INVin，可以实现特定操作和效果。具体地，在控制信号SR1从高侧电位VDD2转换到低侧电位VSS2的定时，归因于由于第三开关晶体管26的栅极和源极之间存在的寄生电容引起的耦合，反相电路23的输入电位INVin从地电位进一步下降电位ΔV。
因此，NchMOS晶体管232可以更确定地被设定为非导通状态，因此可以更确定地避免直通电流流经反相电路23。具体地，即使输入电位INVin由于直到下一帧的稳定操作之前的一帧周期中的一些漏电流的流动而增大，由于该电位从(地电位-ΔV)增大，因此相比于电位从地电位增大的情况，可以更确定地保持NchMOS晶体管232的非导通状态。
可以将正侧电源电位VDD1而不是负侧电源电位VSS1从信号线31写入反相电路23的输入端作为电源电位，以稳定反相电路23的输入电位INVin。通过将反相电路23的输入电位INVin稳定至正侧电源电位VDD1，虽然NchMOS晶体管232处于导通状态，但是PchMOS晶体管231可以确定地被设定为非导通状态。因此，直通电流不流经反相电路23。
顺便说一下，在根据操作实例1的像素20中，由于采用将保持电容22用作DRAM的配置，因此从信号线31到保持电容22的写入路径基于由第一和第二开关晶体管24和25组成的双晶体管结构。根据该双晶体管结构，即使在超过规定值的漏电流流经一个开关晶体管24/25时，另一个开关晶体管25/24也可以防止超过规定值的漏电流的流动。因此，可以获得使得漏电流小于规定值的液晶显示面板10A。
为了将反相电路23的输入电位INVin稳定至电源电位，通常会考虑总是将第一开关晶体管24设定为导通状态以将电源电位从信号线31施加至反相电路23的输入端的技术。然而，在利用保持电容22作为DRAM的像素20采用双晶体管结构的情况下，鉴于上述漏电流，总是将第一开关晶体管24设定为导通状态并不是优选的。因此，在根据操作实例1的采用双晶体管结构的像素20中，有效的是使用上述仅在一帧周期中的一段时间将第一开关晶体管24设定为导通状态以将电源电位从信号线31施加至反相电路23的输入端的技术。
[2-4.操作实例2]
图12A至图12H是定时波形图，用于解释根据操作实例2的用于将中间电位施加至反相电路23的输入端的驱动方法的操作，具体地，用于解释关于某扫描线的存储器显示模式中的操作。
以下将通过将上述像素配置例2的像素电路中对应于绿色的子像素20G的情况作为实例进行描述。然而，同样对其他颜色的子像素20R和20B以及像素配置例1的像素电路执行与子像素20G类似的操作。
在图12A至图12E中，以放大的方式示出了在图10A至图10H的帧边界部分附近的信号线31的电位的波形(图12A)、控制信号GATE1的波形(图12B)、对应于G的控制信号GATE2G的波形(图12C)、控制信号SR1的波形(图12D)、以及控制信号SR2的波形(图12E)。此外，在图12F至图12H中，以放大的方式示出了保持在保持电容22G中的电位PIXG(保持电位)的波形、反相电路23的输入电位INVin的波形及其输出电位INVout的波形。
在图12A至图12H中，当前帧表示为帧N并且下一帧表示为帧N+1。在本实例中，例如，1H被用作控制信号GATE1、GATE2G、SR1和SR2的脉冲宽度的单位。
与操作实例1类似，由于将控制信号GATE2G设定为高侧电位VDD2并将第二开关晶体管25G设定为导通状态，第二操作模式开始。以下将描述的并且在第二操作模式开始之前所执行的操作是操作实例2的特征点。具体地，在第二操作模式的读取时段开始之前(在本实例中，2H之前)，控制信号SR1和SR2都被设定为高侧电位VDD2。
在本实例中，控制信号SR1在3H周期上被设定为高侧电位VDD2。在该3H周期的第三H周期中，高侧电位VDD2的周期与控制信号GATE2G的周期重叠。控制信号SR2仅在1H周期被设定为高侧电位VDD2。
以下操作也是可能的。具体地，控制信号SR1同样仅在1H周期被设定为高侧电位VDD2。之后，与操作实例1类似，当控制信号GATE2G被设定为高侧电位VDD2时，控制信号SR1再次被设定为高侧电位VDD2。然而，鉴于抑制功耗，将控制信号SR1在3H周期上连续设定为高侧电位VDD2是优选的，这是因为第三开关晶体管26的开关操作的次数少。
在第二操作模式的读取时段开始之前，控制信号SR1和SR2都被设定为高侧电位VDD2，从而第三和第四开关晶体管26和27都变成导通状态。因此，反相电路23的输入和输出端经由第三和第四开关晶体管26和27电连接(短路)。
因为反相电路23的特性，由于输入端和输出端之间的短路，反相电路23的输入电位INVin成为其工作电源电压范围中的中间电位Vmid。在反相电路23的输入电位INVin以这种方式被设定为中间电位Vmid之后，控制信号GATE2G被设定为高侧电位VDD2，并且第二开关晶体管25G变成导通状态，从而第二操作模式开始。
在控制信号GATE2G被设定为高侧电位VDD2并且第二开关晶体管25G变成导通状态的帧边界部分附近，控制信号SR1被连续地设定为高侧电位VDD2，从而第三开关晶体管26处于导通状态。因此，保持电容22G的保持电位PIXG经由第二和第三开关晶体管25G和26读出，并被施加至反相电路23的输入端。
在从保持电容22G读取保持电位PIXG的时段开始之前，反相电路23的输入电位INVin被设定为中间电位Vmid。由于该特征，相比于输入电位INVin没有被设定为中间电位Vmid的情形，施加至反相电路23的输入端的保持电位PIXG和施加前的输入电位INVin(即，中间电位Vmid)之间的电位差变小。
因此，在将保持电容22G的保持电位PIXG施加至反相电路23的输入端时，可以使得由于电容分布而引起的反相电路23的输入电位INVin的降低量ΔV2小于输入电位INVin不被设定为中间电位Vmid时的降低量ΔV1。结果，当输入电位INVin被设定为中间电位Vmid时，相比于反相电路23的输入电位INVin不被设定为中间电位Vmid的情况，可以改善(扩大)反相电路23以及因此DRAM的操作余量。
在下一帧N+1开始之后，控制信号SR2被设定为高侧电位VDD2，从而第四开关电容器27变成导通状态。由于该操作，通过反相电路23的极性反转(逻辑反转)而获得的信号电位(即，反相电路23的输出电位INVout)经由第四和第二开晶体管27和25G写入保持电容22G。结果，保持电容22G的保持电位PIXG的极性被反转。通过该一系列操作，执行了保持电容22G的保持电位PIXG的极性反转操作和刷新操作。
在刷新操作中，具有高负载电容的信号线31既不充电也不放电。换句话说，由于第一至第四开关晶体管24至27以及反相电路23的操作，可以在不对具有高负载电容的信号线31进行充电和放电的情况下执行保持电容22G的保持电位PIXG的刷新操作。
在存储器显示模式时期，以三帧周期重复地执行保持电容22G的保持电位PIXG的上述极性反转操作和刷新操作。虽然以上将子像素20G的情况作为实例进行了描述，但是上述操作是基于每帧顺次为对应于红色显示的子像素20R、对应于绿色显示的子像素20G、对应于蓝色显示的子像素20B执行的。子像素的次序可以是任意次序。
如上所述，在根据操作实例2的驱动方法中，通过在从保持电容22G读取保持电位PIXG的时段开始之前将反相电路23的输入电位INVin设定为中间电位Vmid，可以实现与操作实例1相同的操作和效果。具体地，相比于输入电位INVin不被设定为中间电位Vmid的情况，通过将反相电路23的输入电位INVin设定为中间电位Vmid，可以抑制由于电容分布而引起的输入电位INVin的降低。因此，可以改善DRAM的操作余量。
从上述关于操作描述中显而易见，在操作实例2中，图1中示出的生成控制信号SR1和SR2以驱动第三和第四开关晶体管26和27的控制线驱动器50，用作执行驱动以将中间电位Vmid施加至反相电路23的输入端的驱动器。
因为采用了通过反相电路的输入和输出端之间的短路将反相电路23的输入电位INVin设定为中间电位Vmid的配置，因此除了上述操作和效果，操作实例2还能实现操作实例1中没有实现的操作和效果。具体地，可以确定地执行反转操作而不受构成反相电路23的晶体管的特性差异(变化)的影响。这一点将在后面具体描述。
首先，操作实例1中，固定电位(即，中间电位Vmid)被输入(施加)至反相电路23的输入端，反相电路23的输入-输出特性如图13A所示。在图13A中，实线(a)示出了典型输入-输出特性，并且点划线(b)和(c)示出了反相电路23的晶体管特性存在差异时的输入-输出特性。点线圈所包围的点表示反相电路23的工作点。
在操作实例1中，固定电位被输入至反相电路23的输入端，当输入电位INVin在固定电位(中间电位Vmid)被输入之后轻微地朝高侧偏移时，在某些情况下，由于晶体管的特性差异的影响，输出电位INVout不足以变成低侧电位。这在图13B中示出。
在操作实例2中，反相电路23的输入和输出端短路，反相电路23的输入-输出特性如图14A所示。在图14A中，实线(a)示出了典型输入-输出特性，并且点划线(b)和(c)示出了反相电路23的晶体管特性存在差异时的输入-输出特性。点线圈包围的点表示反相电路23的工作点。
在反相电路23的输入和输出端短路的操作实例2中，当输入电位INVin在输入电位INVin被设定为中间电位Vmid之后轻微地朝高侧偏移时，即使存在晶体管的特性差异，输出电位INVout也足以变成低侧电位。这在图14B中示出。
从以上描述中显而易见，在反相电路23的输入和输出端短路的操作实例2中，相比于固定电位被输入至反相电路23的输入端的操作实例1，可以更确定地执行反相操作而不受反相电路23的晶体管的特性差异的影响。
此外，与操作实例1类似，在反相电路23的极性反转操作之后，第三开关晶体管26处于非导通状态，并且反相电路23的输入端处于浮置状态。因此，反相电路23的输入电位INVin处于不稳定状态。如果输入电位INVin越出反相电路23所包括的PchMOS晶体管231的阈值电压Vthp，即，变得低于VDD1(＝VDD)-Vthp，则直通电流流经反相电路23，因此引起功耗的增加。
因此，与操作实例1类似，同样在根据操作实例2的子像素20R、20G和20B中，为了防止直通电流流经反相电路23，在通过第四开关元件27写入反转电位之后的一段时间，反相电路23的输入电位INVin被稳定至电源电位。具体地，例如，在从控制信号SR2从高侧电位VDD2转换至低侧电位VSS2的定时经过了一段时间(在该实例中，1H)之后，控制信号GATE1和SR1仅在一段时间(在该实例中，1H)内从低侧电位VSS2切换至高侧电位VDD2。
此时，电源电位(例如，相当于低侧电位Vss1的地(GND)电位)，而不是反映灰阶的信号电位，从图1所示的信号线驱动器40输出到信号线31。由于响应于控制信号GATE1和SR1将第一和第三开关晶体管24和26设定为导通状态，因此地(GND)电位经由这些开关晶体管24和26从信号线31写入反相电路23的输入端。
这提供了反相电路23的输入电位INVin在极性反转操作之后被设定至电源电位(具体地，地(GND)电位)的状态。在输入电位INVin被稳定至地电位的状态下，虽然PchMOS晶体管231处于导通状态，但NchMOS晶体管232确定地被设定为非导通状态。因此，直通电流不流经反相电路23。这可以抑制单个像素20的功耗以及因此整个液晶显示装置10的功耗。
具体地，通过使用负侧(低侧)电源电位VSS1，即，本实例中的地(GND)电位作为电源电位以稳定反相电路23的输入电位INVin，可以实现特定操作和效果。具体地，在控制信号SR1从高侧电位VDD2转换至低侧电位VSS2的定时，归因于由于第三开关晶体管26的栅极和源极之间存在的寄生电容引起的耦合，反相电路23的输入电位INVin从地电位进一步下降电位ΔV。
因此，NchMOS晶体管232可以更确定地被设定为非导通状态，因此可以更确定地避免直通电流流经反相电路23。具体地，即使输入电位INVin由于直到下一帧的稳定操作之前的一帧周期中的一些漏电流的流动而增大，由于该电位从(地电位-ΔV)增大，因此相比于电位从地电位增大的情况，可以更确定地保持NchMOS晶体管232的非导通状态。
可以将正侧电源电位VDD1而不是负侧电源电位VSS1从信号线31写入反相电路23的输入端作为电源电位，以稳定反相电路23的输入电位INVin。通过将反相电路23的输入电位INVin稳定至正侧电源电位VDD1，虽然NchMOS晶体管232处于导通状态，但是PchMOS晶体管231可以确定地被设定为非导通状态。因此，直通电流不流经反相电路23。
<3.变形例>
关于上述实施方式，已经描述了基于一对一的对应关系为每个像素20设置反相电路23的实例(像素配置例1)和为三个子像素20R、20G和20B共同设置一个反相电路23的实例(像素配置例2)。然而，它们仅仅是一个示例。例如，还可以采用四个或更多像素(子像素)共享一个反相电路23的配置。
具体地，在用于彩色显示的液晶显示装置中，还可以采用例如一个反相电路23由每个都由R、G和B子像素组成的两个单位像素共享(即，由六个子像素共享)的配置。随着共享一个反相电路23的像素(子像素)数量的增加，构成液晶显示面板10A的电路元件的数量可以减少，相应地，可以提高液晶显示面板10A的生产率。
可以使用如图15所示的钳位电路作为“反相电路”。图15是将钳位电路用作像素配置例2中的反相电路作为变形例的像素电路的电路图。在图15中，对于与图8中的部分等同的部分给以相同的符号。
在根据本变形例的像素电路中，极性反转单元24B具有钳位电路244、第三开关元件242以及第四开关元件243。同样在本变形例中，例如，使用薄膜晶体管作为用作开关元件的开关晶体管231、232R、232G、232B、242和243。虽然NchMOS晶体管用作开关晶体管231、232R、232G、232B、242和243，但是也可以使用PchMOS晶体管。
(电路配置)
在图15中，选择器部23的电路配置与像素配置例2相同。具体地，第一开关晶体管231的一个主电极(漏极/源极)连接至信号线31。当从信号线31在像素20中写入(捕获)反映灰阶的信号电位(Vsig/VXCS)时，第一开关晶体管231在控制信号GATE1的控制下被设定为导通状态。
第二开关晶体管232R的一个主电极与液晶电容21R的像素电极和保持电容22R的一个电极公共连接，并且第二开关晶体管232R的另一主电极连接至第一开关晶体管231的另一主电极。当将反映灰阶的信号电位(Vsig/VXCS)写入保持电容22R时，第二开关晶体管232R在对应于红色的控制信号GATE2R的控制下被设定为导通状态。
第二开关晶体管232G的一个主电极与液晶电容21G的像素电极和保持电容22G的一个电极公共连接，并且第二开关晶体管232G的另一主电极连接至第一开关晶体管231的另一主电极。当将反映灰阶的信号电位(Vsig/VXCS)写入保持电容22G时，第二开关晶体管232G在对应于绿色的控制信号GATE2G的控制下被设定为导通状态。
第二开关晶体管232B的一个主电极与液晶电容21B的像素电极和保持电容22B的一个电极公共连接，并且第二开关晶体管232B的另一主电极连接至第一开关晶体管231的另一主电极。当将反映灰阶的信号电位(Vsig/VXCS)写入保持电容22B时，第二开关晶体管232B在对应于蓝色的控制信号GATE2B的控制下被设定为导通状态。
在极性反转单元24B中，钳位电路244由两个CMOS反相器组成。具体地，一个CMOS反相器由串联连接在电源电位VDD的电源线和电源电位VSS的电源线之间的PchMOS晶体管Qp11和NchMOS晶体管Qn11组成。类似地，另一CMOS反相器由串联连接在电源电位VDD的电源线和电源电位VSS的电源线之间的PchMOS晶体管Qp12和NchMOS晶体管Qn12组成。
PchMOS晶体管Qp11和NchMOS晶体管Qn11的栅极公共连接，并用作钳位电路244的输入端。该输入端连接至第三开关晶体管242的另一主电极。PchMOS晶体管Qp12和NchMOS晶体管Qn12的栅极公共连接，并用作钳位电路244的输出端。该输出端连接至第四开关晶体管243的另一主电极。
PchMOS晶体管Qp11和NchMOS晶体管Qn11的栅极经由控制晶体管Qn13连接至PchMOS晶体管Qp12和NchMOS晶体管Qn12的漏极。PchMOS晶体管Qp12和NchMOS晶体管Qn12的栅极直接连接至PchMOS晶体管Qp11和NchMOS晶体管Qn11的漏极。
在存储器显示模式中，在执行刷新操作时，在控制信号SR3的控制下，控制晶体管Qn13选择性地将钳位电路244设定为激活状态。具体地，当控制晶体管Qn13处于导通状态时，由两个CMOS反相器组成的钳位电路244被设定为激活状态。由于将钳位电路244设定为激活状态，因此保持电容22R、22G和22B的保持电位的极性反转操作和刷新操作被执行。当控制晶体管Qn13处于非导通状态时，两个CMOS反相器均作为独立的放大器电路进行操作。
第三开关元件242的一个主电极连接至第一开关元件231的另一主电极，并且第三开关元件242的另一主电极连接至钳位电路244的输入端(即，MOS晶体管Qp11和Qn11的栅极)。当从信号线31在像素20中写入信号电位(Vsig/VXCS)时，第三开关晶体管242在控制信号SR1的控制下被设定为非导通状态。
<4.应用例>
根据本发明实施方式的上述液晶显示装置可以应用于所有领域的电子设备件中包括的显示装置，并显示输入到电子设备的视频信号或在电子设备中生成的视频信号以作为图像或视频。作为一个实例，液晶显示装置可以应用于例如图16至图20A至图20G中示出的各种电子设备件中的显示装置，具体地，电视机、数码相机、笔记本个人电脑、视频摄像机以及诸如手机的便携式终端装置。
使用根据本发明实施方式的液晶显示装置作为所有领域中的电子设备件的显示装置，可以有助于提高各种电子设备的显示装置分辨率，以及减小电子设备的功耗。具体地，从实施方式的以上描述中显而易见，在根据本发明实施方式的液晶显示装置中，像素中的保持电容用作DRAM，从而相比于使用SRAM的情况，可以简化像素结构。因此，可以实现像素微小型化。另外，可以抑制液晶显示装置的功耗。为此，使用根据本发明实施方式的液晶显示装置，可以有助于提高各种电子设备的显示装置的分辨率，以及减小电子设备的功耗。
根据本发明实施方式的液晶显示装置还包括具有基于密封配置的模块形状的装置。这种装置的实例包括通过设置围绕像素阵列单元的封装部以及通过使用该封装部分作为粘接剂结合例如由透明玻璃形成的对向单元而形成的显示模块。在该透明对向部中，例如，可以设置滤色器、保护膜和阻光膜。在显示模块中，例如，可以设置用于在外部和像素阵列单元之间输入和输出信号等的电路部分和柔性印刷电路(FPC)。
以下将描述应用本发明实施方式的电子设备的具体实例。
图16是示出应用本发明的实施方式的电视机的外观的斜视图。根据本应用例的电视机包括由前面板102、滤色玻璃103等组成的视频显示屏幕单元101，并通过使用根据本发明实施方式的显示装置作为视频显示屏幕单元101而制成。
图17A和图17B是示出应用本发明的实施方式的数码相机的外观的斜视图：图17A是正面斜视图，图17B是背面斜视图。根据本应用例的数码相机包括用于闪光的发光器111、显示单元112、菜单开关113、快门按钮114等，并通过使用根据本发明实施方式的显示装置作为显示单元112而制成。
图18是示出应用本发明的实施方式的笔记本个人电脑的外观的斜视图。根据本应用例的个人笔记本电脑包括主体121、在输入字符等时操作的键盘122、显示图像的显示单元123等，并通过使用根据本发明实施方式的显示装置作为显示单元123而制成。
图19是示出应用本发明的实施方式的视频摄像机的外观的斜视图。根据本应用例的视频摄像机包括主体部分131、用于正面的对象拍摄的镜头132、用于拍摄的开始/停止开关133、显示单元134等，并通过使用根据本发明实施方式的显示装置作为显示单元134而制成。
图20A至图20G是示出作为应用本发明的实施方式的便携式终端装置的一个实例的手机的外观图：图20A是打开状态的正视图，图20B是打开状态的侧视图，图20C是关闭状态的正视图，图20D是左侧视图，图20E是右侧视图，图20F是顶视图，以及图20G是底视图。根据本应用例的手机包括上壳体141、下壳体142、连接部分(在该实例中，铰链部分)143、显示器144、副显示器145、图像灯(picture light)146、相机147等。根据本应用例的手机通过使用根据本发明实施方式的显示装置作为显示器144和副显示器145而制成。
本发明包含与分别在2010年6月24日在日本专利局提交的日本优先权专利申请JP 2010-144151和JP 2010-144153的公开相关的主题，其全部内容结合于此作为参考。
本领域技术人员应理解，在所附权利要求或其等同物的范围内，根据设计需求和其他因素，可以进行各种修改、组合、子组合以及替换。

Claims (17)

1.一种具有像素电路的显示装置，所述像素电路包括：
像素电极；
电容元件，被配置为连接至液晶电容的所述像素电极，并保持反映灰阶的信号电位；以及
反相电路，被配置为反转从所述电容元件读出的保持电位的极性，
其中，
在从所述电容元件读出所述保持电位之后反转所述保持电位的极性并将反转电位再次写入所述电容元件的操作中，所述反相电路的输入电位被设定为所述反相电路的工作电源电压范围中的中间电位。
2.根据权利要求1所述的显示装置，包括：
像素阵列单元和驱动器，
所述像素阵列单元被配置为通过设置像素而获得，每个像素包括：
第一开关元件，具有连接至信号线的一端，并且在将经由所述信号线施加的且反映灰阶的所述信号电位写入所述电容元件的第一操作模式中，被设定为接通状态，在从所述电容元件读出所述保持电位之后反转所述保持电位的极性并将所述反转电位再次写入所述电容元件的第二操作模式中，所述第一开关元件被设定为断开状态，
第二开关元件，具有连接至所述第一开关元件的另一端的一端，并具有连接至所述电容元件的一个电极和所述像素电极的另一端，在所述第二操作模式中的从所述电容元件读出所述保持电位的读取时段和将所述反转电位再次写入所述电容元件的重写时段中以及所述第一操作模式中，所述第二开关元件被设定为接通状态，
第三开关元件，具有连接至所述第一开关元件的另一端的一端，并在所述第一操作模式中被设定为断开状态，所述第三开关元件在所述第二操作模式中的所述读取时段中被设定为接通状态，并经由所述第二开关元件从所述电容元件读出所述保持电位，
反相电路，具有连接至所述第三开关元件的另一端的输入端，并在所述第二操作模式中的所述读取时段中，反转经由所述第二开关元件和所述第三开关元件从所述电容元件读出的所述保持电位的极性，以及
第四开关元件，具有连接至所述第一开关元件的另一端的一端，并具有连接至所述反相电路的输出端的另一端，所述第四开关元件在所述第一操作模式中被设定为断开状态，所述第四开关元件在所述第二操作模式中的所述重写时段中被设定为接通状态，并经由所述第二开关元件将通过所述反相电路的极性反转而获得的所述反转电位写入所述电容元件；以及
所述驱动器被配置为对于所述像素执行驱动，以在所述第二操作模式中的所述读取时段开始之前，将所述反相电路的所述输入电位设定为所述反相电路的所述工作电源电压范围中的所述中间电位。
3.根据权利要求2所述的显示装置，其中，
在所述第二操作模式中的所述读取时段开始之前，所述驱动器将所述第一开关元件和所述第三开关元件设定为接通状态，并经由所述第一开关元件和所述第三开关元件将所述中间电位从所述信号线施加至所述反相电路的输入端。
4.根据权利要求2所述的显示装置，其中，
在所述第二操作模式中的所述读取时段开始之前，所述驱动器将所述第三开关元件和所述第四开关元件设定为接通状态，并经由所述第三开关元件和所述第四开关元件将所述反相电路的输入端和输出端电连接。
5.根据权利要求1所述的显示装置，其中，
所述反相电路由CMOS反相器形成，以及
以相对于所述电容元件的电容比为1:10的方式，基于所述CMOS反相器的PchMOS晶体管和NchMOS晶体管的沟道长度和沟道宽度来设定所述反相电路的输入电容。
6.根据权利要求1所述的显示装置，其中，
为每个像素逐个设置所述反相电路。
7.根据权利要求1所述的显示装置，其中，
为多个像素公共地设置所述反相电路。
8.一种包括具有像素电路的显示装置的电子设备，所述像素电路包括：
像素电极；
电容元件，被配置为连接至所述像素电极，并保持反映灰阶的信号电位；以及
反相电路，被配置为反转从所述电容元件读出的保持电位的极性，
其中，
在从所述电容元件读出所述保持电位之后反转所述保持电位的极性并将反转电位再次写入所述电容元件的操作中，所述反相电路的输入电位被设定为所述反相电路的工作电源电压范围中的中间电位。
9.一种具有像素电路的显示装置，所述像素电路包括：
像素电极；
电容元件，被配置为连接至所述像素电极，并保持反映灰阶的信号电位；以及
反相电路，被配置为反转从所述电容元件读出的保持电位的极性，
其中，
所述像素电路执行在从所述电容元件读出所述保持电位之后反转所述保持电位的极性并将反转电位再次写入所述电容元件的操作，并且执行驱动，以在所述操作后的一段时间将电源电位从信号线施加至所述反相电路的输入端。
10.根据权利要求9所述的显示装置，包括：
像素阵列单元和驱动器，
所述像素阵列单元被配置为通过设置像素而获得，每个像素包括：
第一开关元件，具有连接至所述信号线的一端，并且在将经由所述信号线施加的且反映灰阶的所述信号电位写入所述电容元件的第一操作模式中，被设定为接通状态，在从所述电容元件读出所述保持电位之后反转所述保持电位的极性并将所述反转电位再次写入所述电容元件的第二操作模式中，所述第一开关元件被设定为断开状态，
第二开关元件，具有连接至所述第一开关元件的另一端的一端，并具有连接至所述电容元件的一个电极和所述像素电极的另一端，在所述第二操作模式中的从所述电容元件读出所述保持电位的读取时段和将所述反转电位再次写入所述电容元件的重写时段中以及所述第一操作模式中，所述第二开关元件被设定为接通状态，
第三开关元件，具有连接至所述第一开关元件的另一端的一端，并在所述第一操作模式中被设定为断开状态，所述第三开关元件在所述第二操作模式中的所述读取时段中被设定为接通状态，并经由所述第二开关元件从所述电容元件读出所述保持电位，
反相电路，具有连接至所述第三开关元件的另一端的输入端，并在所述第二操作模式中的所述读取时段中，反转经由所述第二开关元件和所述第三开关元件从所述电容元件读出的所述保持电位的极性，以及
第四开关元件，具有连接至所述第一开关元件的另一端的一端，并具有连接至所述反相电路的输出端的另一端，所述第四开关元件在所述第一操作模式中被设定为断开状态，所述第四开关元件在所述第二操作模式中的所述重写时段中被设定为接通状态，并经由所述第二开关元件将通过所述反相电路的极性反转而获得的所述反转电位写入所述电容元件；以及
所述驱动器被配置为对于所述像素执行驱动，以在通过所述第四开关元件写入所述反转电位之后的一段时间，经由所述第一开关元件和所述第三开关元件将所述电源电位从所述信号线施加至所述反相电路的输入端。
11.根据权利要求9所述的显示装置，其中，
所述反相电路由CMOS反相器形成。
12.根据权利要求10所述的显示装置，其中，
所述第三开关元件由MOS晶体管形成，并且在从导通状态切换至非导通状态时归因于由于在所述第三开关元件的栅极和源极之间存在寄生电容而引起的耦合，而降低所述反相电路的输入电位。
13.根据权利要求9所述的显示装置，其中，
为每个像素逐个设置所述反相电路。
14.根据权利要求9所述的显示装置，其中，
为多个像素公共地设置所述反相电路。
15.一种显示装置，包括：
像素阵列单元和驱动器，
所述像素阵列单元被配置为通过设置像素而获得，每个像素包括：
像素电极，
电容元件，具有连接至所述像素电极的一个电极，
第一开关元件，具有连接至信号线的一端，并且在将经由所述信号线施加的且反映灰阶的信号电位写入所述电容元件的第一操作模式中，被设定为接通状态，在从所述电容元件读出保持电位之后反转所述保持电位的极性并将反转电位再次写入所述电容元件的第二操作模式中，所述第一开关元件被设定为断开状态，
第二开关元件，具有连接至所述第一开关元件的另一端的一端，并具有连接至所述电容元件的一个电极和所述像素电极的另一端，在所述第二操作模式中的从所述电容元件读出所述保持电位的读取时段和将所述反转电位再次写入所述电容元件的重写时段中以及所述第一操作模式中，所述第二开关元件被设定为接通状态，
第三开关元件，具有连接至所述第一开关元件的另一端的一端，并在所述第一操作模式中被设定为断开状态，所述第三开关元件在所述第二操作模式中的所述读取时段中被设定为接通状态，并经由所述第二开关元件从所述电容元件读出所述保持电位，
反相电路，由CMOS反相器形成，并具有连接至所述第三开关元件的另一端的输入端，在所述第二操作模式中的所述读取时段中，所述反相电路反转经由所述第二开关元件和所述第三开关元件从所述电容元件读出的所述保持电位的极性，以及
第四开关元件，具有连接至所述第一开关元件的另一端的一端，并具有连接至所述反相电路的输出端的另一端，所述第四开关元件在所述第一操作模式中被设定为断开状态，所述第四开关元件在所述第二操作模式中的所述重写时段中被设定为接通状态，并经由所述第二开关元件将通过所述反相电路的极性反转而获得的所述反转电位写入所述电容元件；以及
所述驱动器被配置为对于所述像素执行驱动，以在通过所述第四开关元件写入所述反转电位之后的一段时间，从所述信号线经由所述第一开关元件和所述第三开关元件施加将所述CMOS反相器的一个MOS晶体管设定为非导通状态的电位。
16.根据权利要求15所述的显示装置，其中，
如果VDD是所述反相电路的正侧电源电位，VSS是所述反相电路的负侧电源电位，Vthp是所述CMOS反相器所包括的PchMOS晶体管的阈值电压，以及Vthn是所述CMOS反相器所包括的NchMOS晶体管的阈值电压，则，将所述一个MOS晶体管设定为非导通状态的所述电位等于或高于(VDD－Vthp)，或者将所述一个MOS晶体管设定为非导通状态的所述电位等于或低于(VSS+Vthn)。
17.一种包括具有像素电路的显示装置的电子设备，所述像素电路包括：
像素电极；
电容元件，被配置为连接至所述像素电极，并保持反映灰阶的信号电位；以及
反相电路，被配置为反转从所述电容元件读出的保持电位的极性，
其中，
所述像素电路执行在从所述电容元件读出所述保持电位之后反转所述保持电位的极性并再次将反转电位写入所述电容元件的操作，并执行驱动，以在所述操作后的一段时间将电源电位从信号线施加至所述反相电路的输入端。
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