CN102298655A - 一种soi体电阻建模方法 - Google Patents

一种soi体电阻建模方法 Download PDF

Info

Publication number
CN102298655A
CN102298655A CN2010102172748A CN201010217274A CN102298655A CN 102298655 A CN102298655 A CN 102298655A CN 2010102172748 A CN2010102172748 A CN 2010102172748A CN 201010217274 A CN201010217274 A CN 201010217274A CN 102298655 A CN102298655 A CN 102298655A
Authority
CN
China
Prior art keywords
bulk resistor
soi
cross
modeling method
sectional area
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Granted
Application number
CN2010102172748A
Other languages
English (en)
Other versions
CN102298655B (zh
Inventor
卜建辉
毕津顺
韩郑生
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Zhongke Ruice Tianjin Technology Co ltd
Original Assignee
Institute of Microelectronics of CAS
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Institute of Microelectronics of CAS filed Critical Institute of Microelectronics of CAS
Priority to CN201010217274.8A priority Critical patent/CN102298655B/zh
Publication of CN102298655A publication Critical patent/CN102298655A/zh
Application granted granted Critical
Publication of CN102298655B publication Critical patent/CN102298655B/zh
Expired - Fee Related legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Images

Landscapes

  • Semiconductor Integrated Circuits (AREA)

Abstract

本发明公开了一种SOI体电阻建模方法，该方法包括：步骤1：计算中性体区横截面面积；步骤2：根据中性体区横截面面积建立SOI体电阻初步模型；步骤3：对SOI体电阻初步模型进行优化，形成最终的SOI体电阻模型。利用本发明，实现了对体电阻的精确计算，体现了电压偏置对体电阻的影响，使得器件的模拟更加准确，从而确保电路的模拟结果更加可靠。

Description

一种SOI体电阻建模方法
技术领域
本发明涉及半导体器件建模技术领域，尤其涉及一种SOI体电阻建模方法。
背景技术
由于SOI CMOS电路实现了完全的介质隔离，pn结面积小，不存在体硅CMOS技术中寄生的场区MOS管和可控硅结构，因而辐射产生的光电流可以比体硅CMOS电路小近三个数量级，使得SOI电路在抗单粒子事件、瞬时辐射等方面有着突出优势。然而由于BOX(buried oxide)层的存在，SOI存在一个浮空区域，从而会产生浮体效应。浮体效应会引起翘曲效应、寄生双极晶体管效应、反常的亚阈值斜率、器件阈值电压漂移等。
为了解决这一问题，一般有两种方法：一种是采用体接触；另一种是从工艺角度出发采取的一些方法，比如BESS、在源漏掺杂Ge等。H型栅是目前最常用的一种体接触方法。人们曾经认为体接触完全解决了这一问题，然而令人遗憾的是，当器件的宽度比较大时，由于体电阻的存在，体接触效果并不是很好，体接触对器件中部的控制力减弱，这会使得器件的性能介于浮体器件与理想体接触之间。
为了使得器件的模拟更加准确，BSIM SOI4.0中引入了rbody这个参数。在BSIM SOI中，rbody是一个常数，体电阻只与器件尺寸相关，与电压偏置无关。然而实际上器件的电压偏置对体电阻有很大的影响，但是这一点并没有在BSIM SOI中体现出来，本发明就是为了解决目前的体电阻模型与电压偏置无关这一问题而产生的。
发明内容
(一)要解决的技术问题
有鉴于此，本发明的主要目的在于针对现有体电阻模型与电压偏置无关的不足，提出一种更加准确的SOI体电阻建模方法。
(二)技术方案
为达到上述目的，本发明提供了一种SOI体电阻建模方法，该方法包括：
步骤1：计算中性体区横截面面积；
步骤2：根据中性体区横截面面积建立SOI体电阻初步模型；
步骤3：对SOI体电阻初步模型进行优化，形成最终的SOI体电阻模型。
上述方案中，所述步骤1包括：先计算不同偏置下耗尽区的宽度Xdf、Xdb、a1和a2，然后根据公式S1＝(Dldd-Xdf)×(l-a1-a2-2ol)和S2＝(tsi-Dldd-Xdb)×(l+l-a1-a2)/2计算中性体区横截面面积S＝S1+S2，其中Xdf为正界面的耗尽层宽度，Xdb为背界面的耗尽层宽度，ol为交叠长度，l为器件沟道长度，a1和a2分别为源体pn结合漏体pn结在体区的耗尽层宽度，Dldd为LDD结构的深度，a1、a2、Xdf、Xdb都和电压偏置相关。
上述方案中，步骤2中所述根据中性体区横截面面积建立SOI体电阻初步模型，是指从最基础的电阻公式出发，以中性体区横截面面积的计算为基础，建立含有未知参数的体电阻模型rbody＝W/q(μp1NA1S1+μp2NA2S2)，并且在程序里通过循环语句体现体电阻与体电位的相互影响。
上述方案中，步骤3中所述对SOI体电阻初步模型进行优化，形成最终的SOI体电阻模型，是测试不同体偏、栅偏、漏偏下的体电阻，获得测试数据后，通过改变参数迁移率和掺杂浓度，使得模拟数据与测试数据达到吻合。
上述方案中，所述通过改变参数迁移率和掺杂浓度使得模拟数据与测试数据达到吻合的过程中，如果模拟数据大于测试数据，则提高迁移率和掺杂浓度；反之则降低迁移率和掺杂浓度。
(三)有益效果
从上述技术方案可以看出，本发明具有以下有益效果：
本发明提供的这种对SOI体电阻建模方法，体现了电压偏置对体电阻的影响，从而使得器件的模拟更加准确，电路的模拟更加可靠。
附图说明
图1是本发明提供的SOI体电阻建模的方法流程图；
图2是本发明提供的SOI体电阻建模方法所需的器件简化横截面图；
图3是不同漏压下的体电阻测试数据与模拟数据对比；
图4是不同栅压下的体电阻测试数据与模拟数据对比；
图5是不同体偏下的体电阻测试数据与模拟数据对比。
具体实施方式
为使本发明的目的、技术方案和优点更加清楚明白，以下结合具体实施例，并参照附图，对本发明提供的SOI体电阻建模方法进一步详细说明。
如图1所示，图1是本发明提供的SOI体电阻建模的方法流程图，该方法包括以下步骤：
步骤1：计算中性体区横截面面积；
步骤2：根据中性体区横截面面积建立SOI体电阻初步模型；
步骤3：对SOI体电阻初步模型进行优化，形成最终的SOI体电阻模型。
其中，步骤1中所述计算中性体区横截面面积是先计算不同偏置下耗尽区的宽度Xdf、Xdb、a1和a2，然后根据公式S1＝(Dldd-Xdf)×(l-a1-a2-2ol)和S2＝(tsi-Dldd-Xdb)×(l+l-a1-a2)/2计算中性体区横截面面积S＝S1+S2，其中Xdf为正界面的耗尽层宽度，Xdb为背界面的耗尽层宽度，ol为交叠长度，l为器件沟道长度，a1和a2分别为源体pn结合漏体pn结在体区的耗尽层宽度，Dldd为LDD结构的深度，a1、a2、Xdf、Xdb都和电压偏置相关。图2示出了本发明提供的SOI体电阻建模的方法所需的器件简化横截面图。
步骤2中所述根据中性体区横截面面积建立SOI体电阻初步模型，是指从最基础的电阻公式出发，以中性体区横截面面积的计算为基础，建立含有未知参数的体电阻模型rbody＝W/q(μp1NA1S1+μp2NA2S2)，并且在程序里通过循环语句体现体电阻与体电位的相互影响。
由电阻公式R＝ρl/S(其中R为电阻，ρ为电阻率，l为电阻长度，S为电阻截面积)及图2可以得到rbody＝W/qμpNA(S1+S2)，其中rbody为体电阻，W为器件宽度，NA为体掺杂浓度，up为为空穴迁移率，q为电子电量。
由于器件体区上下掺杂浓度不一样，因此rbody＝W/q(μp1NA1S1+μp2NA2S2)，其中NA1为体区上部掺杂浓度，NA2为体区下部掺杂浓度。
由于体电阻与体电压相互影响，因此两者存在迭代的过程，在程序里通过for语句实现，简要内容如下
for(i＝0；abs(Vbs-Vbs0)＜0.001；i++)
{Vbs0＝Vbs0+0.001；
rbody＝f(Vbs0，Vgs，Vds)；
Vbs＝rbody*Ibs；
      }
至此，体电阻模型已经初步建立。
然后对SOI体电阻初步模型进行优化，形成最终的SOI体电阻模型。测试不同体偏、栅偏、漏偏下的体电阻，获得测试数据后，根据测试数据调节迁移率和掺杂浓度等相关参数，使得模拟数据与测试数据达到很好的吻合，体电阻模型便最终形成。在通过改变参数迁移率和掺杂浓度使得模拟数据与测试数据达到吻合的过程中，如果模拟数据大于测试数据，则提高迁移率和掺杂浓度；反之则降低迁移率和掺杂浓度。
图3、图4和图5示出了不同漏压、栅压和体偏下的体电阻测试数据与模拟数据对比。从图3、图4和图5可以看出，本发明提供的这种SOI体电阻建模方法的模拟数据可以很好的与测试数据吻合，体现了电压偏置对体电阻的影响。
以上所述的具体实施例，对本发明的目的、技术方案和有益效果进行了进一步详细说明，所应理解的是，以上所述仅为本发明的具体实施例而已，并不用于限制本发明，凡在本发明的精神和原则之内，所做的任何修改、等同替换、改进等，均应包含在本发明的保护范围之内。

Claims (5)

1.一种SOI体电阻建模方法，其特征在于，该方法包括：
步骤1：计算中性体区横截面面积；
步骤2：根据中性体区横截面面积建立SOI体电阻初步模型；
步骤3：对SOI体电阻初步模型进行优化，形成最终的SOI体电阻模型。
2.根据权利要求1所述的SOI体电阻建模方法，其特征在于，所述步骤1包括：
先计算不同偏置下耗尽区的宽度Xdf、Xdb、a1和a2，然后根据公式S1＝(Dldd-Xdf)×(l-a1-a2-2ol)和S2＝(tsi-Dldd-Xdb)×(l+l-a1-a2)/2计算中性体区横截面面积S＝S1+S2，其中Xdf为正界面的耗尽层宽度，Xdb为背界面的耗尽层宽度，ol为交叠长度，l为器件沟道长度，a1和a2分别为源体pn结合漏体pn结在体区的耗尽层宽度，Dldd为LDD结构的深度，a1、a2、Xdf、Xdb都和电压偏置相关。
3.根据权利要求1所述的SOI体电阻建模方法，其特征在于，步骤2中所述根据中性体区横截面面积建立SOI体电阻初步模型，是指从最基础的电阻公式出发，以中性体区横截面面积的计算为基础，建立含有未知参数的体电阻模型rbody＝W/q(μp1NA1S1+μp2NA2S2)，并且在程序里通过循环语句体现体电阻与体电位的相互影响。
4.根据权利要求1所述的SOI体电阻建模方法，其特征在于，步骤3中所述对SOI体电阻初步模型进行优化，形成最终的SOI体电阻模型，是测试不同体偏、栅偏、漏偏下的体电阻，获得测试数据后，通过改变参数迁移率和掺杂浓度，使得模拟数据与测试数据达到吻合。
5.根据权利要求4所述的SOI体电阻建模方法，其特征在于，所述通过改变参数迁移率和掺杂浓度使得模拟数据与测试数据达到吻合的过程中，如果模拟数据大于测试数据，则提高迁移率和掺杂浓度；反之则降低迁移率和掺杂浓度。
CN201010217274.8A 2010-06-23 2010-06-23 一种soi体电阻建模方法 Expired - Fee Related CN102298655B (zh)

Priority Applications (1)

Application Number Priority Date Filing Date Title
CN201010217274.8A CN102298655B (zh) 2010-06-23 2010-06-23 一种soi体电阻建模方法

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
CN201010217274.8A CN102298655B (zh) 2010-06-23 2010-06-23 一种soi体电阻建模方法

Publications (2)

Publication Number Publication Date
CN102298655A true CN102298655A (zh) 2011-12-28
CN102298655B CN102298655B (zh) 2014-05-14

Family

ID=45359069

Family Applications (1)

Application Number Title Priority Date Filing Date
CN201010217274.8A Expired - Fee Related CN102298655B (zh) 2010-06-23 2010-06-23 一种soi体电阻建模方法

Country Status (1)

Country Link
CN (1) CN102298655B (zh)

Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6553561B2 (en) * 2001-08-02 2003-04-22 International Business Machines Corporation Method for patterning a silicon-on-insulator photomask
CN101242101A (zh) * 2007-02-09 2008-08-13 上海磁浮交通工程技术研究中心 电力系统负荷谐波稳态模型的建立方法及仿真方法

Patent Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6553561B2 (en) * 2001-08-02 2003-04-22 International Business Machines Corporation Method for patterning a silicon-on-insulator photomask
CN101242101A (zh) * 2007-02-09 2008-08-13 上海磁浮交通工程技术研究中心 电力系统负荷谐波稳态模型的建立方法及仿真方法

Non-Patent Citations (3)

* Cited by examiner, † Cited by third party
Title
李瑞贞 等: "BSIM SOI 阈值电压模型参数的提取", 《电子器件》, vol. 30, no. 1, 28 February 2007 (2007-02-28), pages 33 - 36 *
毕津顺 等: "SOI动态阈值MOS研究进展", 《电子器件》, vol. 28, no. 3, 30 September 2005 (2005-09-30), pages 551 - 558 *
贺威 等: "非规则栅结构PD CMOS/SOI器件SPICE模型参数分析", 《微电子学》, vol. 40, no. 3, 20 June 2010 (2010-06-20) *

Also Published As

Publication number Publication date
CN102298655B (zh) 2014-05-14

Similar Documents

Publication Publication Date Title
CN102945841B (zh) Mos晶体管有效沟道长度测试结构及测试方法
CN107679261B (zh) 一种mos器件源漏与衬底间寄生电阻的建模方法
CN102142057A (zh) 应用于mosfet电学仿真的bsim4应力模型
CN102176215B (zh) 一种soi场效应晶体管spice模型系列的建模方法
CN102637215A (zh) 半导体器件建模方法
CN104377143B (zh) 一种测试mos器件阱电阻的方法
CN104753523B (zh) 带寄生效应的圆形高压场效应管等效电路及仿真方法
CN103325788B (zh) 一种八晶体管静态随机存储器单元
CN102147828B (zh) 体引出结构soi场效应晶体管等效电学装置及建模方法
CN105740564A (zh) 一种soimos管剂量率辐射spice宏模型建模法
CN102298655B (zh) 一种soi体电阻建模方法
CN101763446A (zh) 一种cmos器件辐照位移损伤的估算方法
CN105280715B (zh) Soi体接触器件结构
CN103838888A (zh) 集成电路spice模型中的应力影响模型的优化
US9996650B2 (en) Modeling the performance of a field effect transistor having a dynamically depleted channel region
CN114814507A (zh) 一种寄生双极晶体管放大系数的测量方法及装置
Wakam et al. Optimization guidelines of A2RAM cell performance through TCAD simulations
Tanaka et al. Analysis of static noise margin improvement for low voltage SRAM composed of nano-scale MOSFETs with ideal subthreshold factor and small variability
CN102494988A (zh) 一种用于分析深亚微米器件总剂量辐射效应的方法
Miura-Mattausch et al. HiSIM-SOI: Complete surface-potential-based model valid for all SOI-structure types
CN109841613A (zh) 利用具有模拟电路的系统产生动态空乏晶体管的模型
CN105390538A (zh) 一种隧穿场效应晶体管数字标准单元的版图结构设计方法
Inagaki et al. A GIDL-Current model for advanced MOSFET technologies without binning
CN107093625A (zh) 双扩散漏nmos器件及制造方法
Wang et al. The Effects of Poly Corner Etch Residue on Advanced FinFET Device Performance

Legal Events

Date Code Title Description
C06 Publication
PB01 Publication
C10 Entry into substantive examination
SE01 Entry into force of request for substantive examination
C14 Grant of patent or utility model
GR01 Patent grant
C41 Transfer of patent application or patent right or utility model
TR01 Transfer of patent right

Effective date of registration: 20160202

Address after: 300300 Tianjin District of Dongli City Huaming high-tech industrial zone AFP Road No. 6 building E room 1-202

Patentee after: ZHONGKE RUICE (TIANJIN) TECHNOLOGY CO.,LTD.

Address before: 100029 Beijing city Chaoyang District Beitucheng West Road No. 3

Patentee before: Institute of Microelectronics of the Chinese Academy of Sciences

CF01 Termination of patent right due to non-payment of annual fee
CF01 Termination of patent right due to non-payment of annual fee

Granted publication date: 20140514