CN102262899A

CN102262899A - 电路及内存泄漏与数据保存的控制方法

Info

Publication number: CN102262899A
Application number: CN2010102896275A
Authority: CN
Inventors: 许国原; 邓儒杰; 张美菁
Original assignee: Taiwan Semiconductor Manufacturing Co TSMC Ltd
Current assignee: Taiwan Semiconductor Manufacturing Co TSMC Ltd
Priority date: 2010-05-27
Filing date: 2010-09-19
Publication date: 2011-11-30
Anticipated expiration: 2030-09-19
Also published as: CN102262899B; US20110292753A1; US8339890B2

Abstract

本发明揭露一种具有泄漏与数据保存控制的电路及内存泄漏与数据保存的控制方法，所述电路包含在一第一内存阵列的至少一内存单元。此至少一内存单元耦合至一第一电源供应电压与一虚拟地。此电路包含一电流源与一NMOS晶体管。NMOS晶体管的漏极耦合至前述的虚拟地，且此NMOS晶体管的栅极耦合至前述的电流源。

Description

电路及内存泄漏与数据保存的控制方法

技术领域

本发明大体上是有关于一种集成电路，且特别是有关于一种内存泄漏(memory leakage)与数据保存的控制。

背景技术

对于集成电路的内存电路而言，漏电流与数据保存为重要的设计考虑。为达到较低的功耗，需降低漏电流。而且，任凭制程、电压与温度(PVT)的种种变化，储存在内存的数据应不会流失，特别是在利用低电源供应电压VDD(Vcc_min)时。

因此，需要新的电路与方法来改善上述问题。

发明内容

因此，本发明的一目的就是在提供一种电路，具有内存泄漏与数据保存控制的功能。

本发明的另一目的是在提供一种内存泄漏与数据保存的控制方法，不仅可有效防止内存泄漏，更可确保内存内的数据保存。

根据本发明的上述目的，提出一种电路，包含在一第一内存阵列的至少一内存单元(memory cell)、一电流源以及一晶体管。前述的至少一内存单元耦合至第一电压源与虚拟电压源。前述的晶体管的一漏极耦合至虚拟电压源，且晶体管的一栅极耦合至电流源。

根据本发明的上述目的，另提出一种电路，包含在一第一内存阵列的至少一内存单元、一第一电流源、一第二电流源、一NMOS晶体管以及一PMOS晶体管。前述的至少一内存单元耦合至一第一虚拟电压源与一第二虚拟电压源，且第一虚拟电压源适用以供应一电压低于第二虚拟电压源所供应的一电压。前述的NMOS晶体管的一漏极耦合至第一虚拟电压源，且NMOS晶体管的一栅极耦合至第一电流源。PMOS晶体管的一漏极耦合至第二虚拟电压源，且PMOS晶体管的一栅极耦合至第二电流源。

根据本发明的上述目的，又提出一种内存泄漏与数据保存的控制方法，包含下列步骤。耦合一电流源至一第一内存阵列，此第一内存阵列包含至少一内存单元。在一待命模式中，从电流源供应一固定电流至包含至少一内存单元的第一内存阵列。

本发明的优点为可有效防止内存泄漏，并可确保内存内的数据不流失。

附图说明

请参照上述结合所附附图所做的描述，其中：

图1是绘示依照一些实施例的具有泄漏/数据保存控制的内存阵列的一种例子的示意图；

图2是绘示依照一些实施例的具有泄漏/数据保存控制的内存阵列的另一种例子的示意图；

图3是绘示依照一些实施例的具有泄漏/数据保存控制的内存阵列的又一种例子的示意图；

图4是绘示在传统内存阵列与依照一些实施例的图1中的示范内存阵列(具有泄漏/数据保存控制)之间，VDD与Vgnd 1之间的电压差(ΔV)的比较曲线图；

图5是绘示依照一些实施例的具有泄漏/数据保存控制的多重内存阵列的一种例子的示意图；

图6是绘示依照一些实施例的具有泄漏/数据保存控制的内存阵列的一种示范方法的流程图。

【主要组件符号说明】

100：内存阵列 102：内存单元

104：读/写存取控制信号 104a：读/写存取控制信号

104b：读/写存取控制信号 106a：备用泄漏控制信号

106b：备用泄漏控制信号 110a：电路

110b：电路 200：内存阵列

300：内存阵列 402：ΔV变化

404：ΔV变化 502：总电流源

504：内存阵列 602：步骤

604：步骤

具体实施方式

各种实施例的制造与应用将详细讨论如下。然而，应该了解的一点是，本发明提供许多可应用的创新概念，这些创新概念可在各种特定背景中加以体现。所讨论的特定实施例仅是用以举例说明制造与应用本发明的特定方式，并非用以限制本发明的范围。

图1是绘示依照一些实施例的具有泄漏/数据保存控制的内存阵列的一种例子的示意图。将内存阵列100(例如，一个m×n阵列，其中m与n为正整数)中的内存单元102耦合至字符线，例如Wordline[1]-Wordline[m]，位线，例如Bitline[1]-Bitline[n]，与位线条，例如Bitline_B[1]-Bitline_B[n]，其中这些字符线与位线条可进入内存单元102，以进行读与写操作。内存单元102亦耦合至高电源供应电压VDD与虚拟地(即，一个无需固定为一数值的虚拟电压)，例如Vgnd 1与Vgnd 2(可以有n个不同的虚拟地，每个位线一个)。在此例子中，每个内存单元(memory cell)102以一个6T(晶体管)单元(cell)表示。然而，内存单元102并不限于6T单元结构。

通过将内存单元102耦合至低电源供应电压VSS(例如，地)，读/写(R/W)存取控制信号104可利用来读取与写入内存单元102。备用泄漏控制信号106a用以提供固定电流(即，电流偏压)流过NMOS晶体管Mbn 1与Mbn 2。备用泄漏控制信号106a可具有非限制于数字信号的电压值。将控制流过NMOS晶体管Mbn 1与Mbn 2的电流的电路110a，例如电流镜(Current Mirror)电路及/或在此技术领域中已知的其它电流源，耦合至备用泄漏控制信号106a，以提供电流偏压。

举例而言，将以耦合至Wordline[m]、Bitline[1]与Bitline_B[1]的内存单元102作为例子，描述于下。在一待命模式期间，字符线未受到确立(asserted)，而且假设Bitline[1]与Bitline_B[1]保持在VDD。若Vgnd 1直接连接至VSS，将会有漏电流经由内存单元102而从VDD流至VSS，例如经由NMOS晶体管N1、N2、N3与N4，以及PMOS晶体管P1与P2。举例而言，若在节点Q的电压为逻辑0，例如VSS，且在节点Q_B的电压为逻辑1，例如VDD，则PMOS晶体管P1关闭，而NMOS晶体管N3开启。而且，PMOS晶体管P2开启，NMOS晶体管N4关闭。由于在待命模式期间，Wordline[m]未受到确立，因此NMOS晶体管N1与N4关闭。虽然PMOS晶体管P1、以及NMOS晶体管N1与N4关闭，但仍有漏电流经过这些晶体管。

类似地，若在节点Q_B的电压为逻辑0，例如VSS，有漏电流流经NMOS晶体管N2与N3、以及PMOS晶体管P2。(进一步举例而言，假设节点Q具有逻辑0，且节点Q_B具有逻辑1，例如VDD。)

通过使固定偏压电流流过Mbn 1，虚拟地Vgnd 1变成高于VSS。经由内存单元102而从VDD流至VSS的漏电流因为下列原因而减少。流经NMOS晶体管N4的漏电流减少，是因为在虚拟地Vgnd 1的NMOS晶体管N4的源极电压高于VSS，而导致NMOS晶体管N4的Vds(即，漏极-源极电压)下降。流经NMOS晶体管N1的漏电流减少，是因为在耦合至Vgnd 1的节点Q(经由NMOS晶体管N3)处的NMOS晶体管N1的电压高于VSS，而降低了NMOS晶体管N1的Vgs(即，栅极-源极电压)。由于PMOS晶体管P1的Vds下降，因此降低了流经PMOS晶体管P1的漏电流。NMOS晶体管，例如Mbn 1，可为同一行的内存单元102共同使用，此行内存单元102分享数个位线，例如Bitline[1]与Bitline_B[1]。

透过耦合至备用泄漏控制信号106a的电流源(未绘示)，控制通过Mbn 1的偏压电流。在一实施例中，维持电流偏压，如此VDD与Vgnd 1之间的电压差(ΔV)至少为PMOS晶体管P1与P2(可称为“拉升(pull up)”晶体管)、以及NMOS晶体管N3与N4(可称为“拉降(pull down)”晶体管)的最大临界电压(Threshold Voltage)的2.2倍。若ΔV太低，例如Vgnd 1变得接近VDD，在各种PVT的变化下，内存单元102在保存内存单元102中的储存数据时可能有困难。

举例而言，若Vgnd 1变更高，经由NMOS晶体管N3耦合至Vgnd 1的节点Q的电压也变更高，而造成PMOS晶体管P2无法被完全开启，且降低了流经PMOS晶体管P2的电流。若有一电压噪声(例如，电源噪声或耦合噪声等等)，其降低VDD且因此而降低节点Q_B的电压，先前关闭的PMOS晶体管P1可被稍稍地开启，甚至还增加了节点Q的电压。耦合至PMOS晶体管P2的栅极的节点Q处的较高电压甚至还降低了流经PMOS晶体管P2的电流，且增加了流经先前关闭的NMOS晶体管N4的电流。如此还更进一步降低节点Q_B的电压，重复这样的程序，直至节点Q_B的电压变成逻辑0，且节点Q的电压变成逻辑1，这样表示之前处于逻辑0的节点Q的电压的数据已经流失。

因此，当流经NMOS晶体管Mbn 1的偏压电流维持Vgnd 1高于VSS的情况下，需要将ΔV维持在特定程度(例如，PMOS晶体管P1与P2以及NMOS晶体管N3与N4的最大临界电压的2.2倍)。在内存阵列100中，流经NMOS晶体管Mbn 1的偏压电流用以控制漏电流以及内存单元102的ΔV。固定电流偏压将最大漏电流限制在参考电流程度，其中参考电流程度来自于耦合于备用泄漏控制信号106a的电流源(未绘示)。

决定电流偏压时，在全部的PVT变化中，必须满足数据保存的最小ΔV。若有许多满足数据保存的最小ΔV的可接受的电流偏压值，可针对(1)较少漏电流及/或(2)较大的ΔV，来选择一电流偏压值。在一实施例中，在各种PVT变化下，最小的ΔV维持在约0.431V时，图1所示的内存单元102的漏电流仅约为传统内存单元的27.9％。来自电流镜电路的偏压电流约为5.3μA。

图2是绘示依照一些实施例的具有泄漏/数据保存控制的内存阵列的另一种例子的示意图。内存阵列200具有相似于图1的内存阵列100的结构。然而，在此实施例中，内存单元102耦合至虚拟电源供应电压(即，不需要固定在一数值的虚拟电压)，例如VDD1与VDD2(可以有n个不同的虚拟电源供应电压，每个位线一个)，且耦合至VSS。而且，读/写存取控制信号104与备用泄漏控制信号106a位于VDD侧。

通过将内存单元102耦合至VDD，读/写存取控制信号104可利用来读取与写入内存单元102。备用泄漏控制信号106b用以提供固定电流(即，电流偏压)流过PMOS晶体管Mbp 1与Mbp 2。将控制流过PMOS晶体管Mbp 1与Mbp 2的电流的电路110b，例如电流镜电路及/或在此技术领域中已知的其它电流源，耦合至备用泄漏控制信号106b，以提供电流偏压。

举例而言，将以耦合至Wordline[1]、Bitline[1]与Bitline_B[1]的内存单元102作为例子，描述于下。在一待命模式期间，字符线未受到确立。若VDD1直接连接至VDD，将会有漏电流经由内存单元102而从VDD流至VSS，例如经由NMOS晶体管N1、N2、N3与N4，以及PMOS晶体管P1与P2，如上述根据图1所作的解释。

举例而言，假设节点Q具有逻辑0，而节点Q_B具有逻辑1。因此，PMOS晶体管P1关闭。通过使固定偏压电流流过Mbp 1，虚拟电源供应电压VDD1变成低于VDD。经由内存单元102而从VDD流至VSS的漏电流因为下列原因而减少。流经PMOS晶体管P1的漏电流减少，是因为耦合至VDD1的PMOS晶体管P1的源极电压低于VDD，而导致PMOS晶体管P1的Vds下降。流经NMOS晶体管N4的漏电流减少，是因为NMOS晶体管N4的Vds也下降的关系。PMOS晶体管，例如Mbp 1，可为同一行的内存单元102共同使用，此行内存单元102分享数个位线，例如Bitline[1]与Bitline_B[1]。

透过耦合至备用泄漏控制信号106b的电流源(未绘示)，控制通过Mbp 1的偏压电流。在一实施例中，维持电流偏压，如此VDD1与VSS之间的电压差(ΔV)至少为PMOS晶体管P1与P2、以及NMOS晶体管N3与N4的最大临界电压的2.2倍。若ΔV太低，例如VDD变得接近VSS，在各种PVT的变化下，内存单元102在保存内存单元102中的储存数据时可能有困难，如上述根据图1所作的解释。

因此，当流经PMOS晶体管Mbp 1的偏压电流维持VDD1低于VDD的情况下，需要将ΔV维持在特定程度(例如，PMOS晶体管P1与P2以及NMOS晶体管N3与N4的最大临界电压的2.2倍)。在内存阵列200中，流经PMOS晶体管Mbp 1的偏压电流用以控制漏电流以及内存单元102的ΔV。固定电流偏压将最大漏电流限制在参考电流程度，其中参考电流程度来自于耦合于备用泄漏控制信号106b的电流源(未绘示)。

决定电流偏压时，在全部的PVT变化中，必须满足数据保存的最小ΔV。若有许多满足数据保存的最小ΔV的可接受的电流偏压值，可针对(1)较少漏电流及/或(2)较大的ΔV，来选择一电流偏压值。

图3是绘示依照一些实施例的具有泄漏/数据保存控制的内存阵列的又一种例子的示意图。内存阵列300具有相似于图1的内存阵列100与图2的内存阵列200的结构。然而，在此实施例中，内存单元102耦合至虚拟地，例如Vgnd 1与Vgnd 2，以及虚拟电源供应电压，例如VDD1与VDD2。

通过将内存单元102分别耦合至VSS与VDD，读/写存取控制信号104a与104b可利用来读取与写入内存单元102。备用泄漏控制信号106a用以提供固定电流(即，电流偏压)流过NMOS晶体管Mbn 1与Mbn 2。备用泄漏控制信号106b用以提供固定电流(即，电流偏压)流过PMOS晶体管Mbp 1与Mbp 2。将控制流过NMOS晶体管Mbn 1与Mbn 2、以及流过PMOS晶体管Mbp 1与Mbp 2的电流的电路110a及110b，例如电流镜电路及/或在此技术领域中已知的其它电流源，耦合至备用泄漏控制信号106a与106b，以提供电流偏压。

内存阵列300的电路的操作类似于内存阵列100与200的电路，如上述图1与图2的描述中所解释。在一实施例中，维持电流偏压，如此VDD1与Vgnd1之间的电压差(ΔV)至少为PMOS晶体管P1与P2、以及NMOS晶体管N3与N4的最大临界电压的2.2倍。若ΔV太低，在各种PVT的变化下，内存单元102在保存内存单元102中的储存数据时可能有困难，如上述根据图1所作的解释。

因此，当流经NMOS晶体管Mbn 1的偏压电流维持Vgnd 1高于VSS，且流经PMOS晶体管Mbp 1的偏压电流维持VDD1低于VDD的情况下，需要将ΔV维持在特定程度(例如，PMOS晶体管P1与P2以及NMOS晶体管N3与N4的最大临界电压的2.2倍)。在内存阵列300中，流经NMOS晶体管Mbn1与PMOS晶体管Mbp 1的偏压电流用以控制漏电流以及内存单元102的ΔV。固定电流偏压将最大漏电流限制在参考电流程度，其中参考电流程度来自于耦合于备用泄漏控制信号106a与106b的电流源(未绘示)。

图4是绘示在传统内存阵列与依照一些实施例的图1中的示范内存阵列(具有泄漏/数据保存控制)之间，电压差(ΔV)的比较曲线图。温度为125℃，“Logic”意指内存阵列100的逻辑电路，“Memory”为内存阵列100，“FF”意指来自制程边界(Process Corners)的晶片(wafer)中相对快速的PMOS与NMOS晶体管，“SS”意指来自制程边界的晶片中相对缓慢的PMOS与NMOS晶体管。相较于传统电路的ΔV变化402，所显示出的图1的示范内存阵列的ΔV变化404受到来自制程与电压变化的冲击比较小。特别是，在较低的VDD下，具有低ΔV的传统电路有更高的流失数据风险。

图5是绘示依照一些实施例的具有泄漏/数据保存控制的多重内存阵列的一种例子的示意图。总电流源502与电流镜NMOS晶体管，例如Mbn_mirror(1)、…、Mbn_mirror(n)，对应于图1与图3的电路110a。具有总电流参考的总电流源502应用于多重内存阵列504，以供应偏压电流，例如Ibias(1)、…、Ibias(n)，给电流镜NMOS晶体管，例如Mbn_mirror(1)、…、Mbn_mirror(n)，其中这些电流镜NMOS晶体管接近耦合于备用泄漏控制信号106a的各自的内存阵列504。内存阵列504可具有与图1的内存阵列100相同的结构。

通过从总电流源502传送总电流参考给局部区域中的内存阵列504，可防止这些偏压电流中的总体不匹配，且可避免使用来自一地点的总电压参考所引发的在不同地点的电压降问题。而且，通过使电流镜NMOS晶体管，例如Mbn_mirror(1)、…、Mbn_mirror(n)，接近内存阵列504，地点的接近可降低源自于制程变化，例如掺杂程度、层厚度等等，所造成的接近内存阵列504之间的组件不匹配。这样有助于提升利用电流镜NMOS晶体管，例如Mbn_mirror(1)、…、Mbn_mirror(n)，所进行的电流镜控制的准确度。

图6是绘示依照一些实施例的具有泄漏/数据保存控制的内存阵列的一种示范方法的流程图。在步骤602中，电流源，例如总电流源502，耦合至内存阵列，例如内存阵列504，其中内存阵列包含至少一内存单元，例如内存单元102。在步骤604中，在待命模式中，利用电流源，例如总电流源502，对内存阵列，例如内存阵列504，施加固定电流，其中内存阵列包含至少一内存单元，例如内存单元102。另一内存阵列，例如，内存阵列504，可共享电流源，例如总电流源502。

熟悉此技艺者可了解到，本发明可有许多实施例变化。虽然本发明及其特征已详细描述如上，然应该了解到的一点是，在不偏离权利要求书所界定的实施例的精神与范围下，当可在此进行各种改变、取代以及修正。此外，本申请案的范围并非限制在说明书所描述的制程、机械、制造、物质成分、手段、方法以及步骤的特定实施例中。任何在此技术领域中具有通常知识者，将可轻易地从所揭露的实施例中了解到，现存或日后所发展出的可与在此所描述的对应实施例执行实质相同的功能、或达到实质相同的结果的制程、机械、制造、物质成分、手段、方法或步骤，可依据本发明来加以应用。因此，所附的权利要求书是用以将这类制程、机械、制造、物质成分、手段、方法或步骤含括在其范围内。

上述方法实施例陈述示范步骤，但这些示范步骤无需如所陈述的次序进行。依照本发明的实施例的精神与范围适当的情况下，可增加、取代、改变次序及/或减少步骤。

本文件的每个权利要求构成一不同的实施例，结合不同权利要求及/或不同实施例的实施例落在本发明的实施例中，且对于检阅本发明后的熟悉此技艺者而言，显而易见。

Claims

1.一种电路，其特征在于，包含：

在一第一内存阵列的至少一内存单元，其中该至少一内存单元耦合至一第一电压源与一虚拟电压源；

一电流源；以及

一晶体管，其中该晶体管的一漏极耦合至该虚拟电压源，且该晶体管的一栅极耦合至该电流源。

2.根据权利要求1所述的电路，其特征在于，该晶体管是一NMOS晶体管，且该NMOS晶体管的一源极耦合至一第二电压源，该第二电压源适用以供应一电压低于该第一电压源所供应的一电压。

3.根据权利要求1所述的电路，其特征在于，该电路适用以维持该第一电压源的一数值与该虚拟电压源的一数值之间的一电压差，使该电压差为该至少一内存单元中的多个拉升PMOS晶体管与多个拉降NMOS晶体管的一最大临界电压的至少2.2倍。

4.根据权利要求1所述的电路，其特征在于，该晶体管是一PMOS晶体管，且该PNMOS晶体管的一源极耦合至一第二电压源，该第二电压源适用以供应一电压高于该第一电压源所供应的一电压。

5.一种电路，其特征在于，包含：

在一第一内存阵列的至少一内存单元，其中该至少一内存单元耦合至一第一虚拟电压源与一第二虚拟电压源，且该第一虚拟电压源适用以供应一电压低于该第二虚拟电压源所供应的一电压；

一第一电流源；

一第二电流源；

一NMOS晶体管，其中该NMOS晶体管的一漏极耦合至该第一虚拟电压源，且该NMOS晶体管的一栅极耦合至该第一电流源；以及

一PMOS晶体管，其中该PMOS晶体管的一漏极耦合至该第二虚拟电压源，且该PMOS晶体管的一栅极耦合至该第二电流源。

6.根据权利要求5所述的电路，其特征在于，该NMOS晶体管的一源极耦合至一第一电压源，该第一电压源适用以供应一电压低于该第一虚拟电压源所供应的一电压。

7.根据权利要求5所述的电路，其特征在于，该PMOS晶体管的一源极耦合至一第二电压源，该第二电压源适用以供应一电压高于该第二虚拟电压源所供应的一电压。

8.一种内存泄漏与数据保存的控制方法，其特征在于，包含：

耦合一电流源至一第一内存阵列，该第一内存阵列包含至少一内存单元；以及

在一待命模式中，从该电流源供应一固定电流至包含该至少一内存单元的该第一内存阵列。

9.根据权利要求8所述的内存泄漏与数据保存的控制方法，其特征在于，还包含将一NMOS晶体管的一漏极耦合至一虚拟地，该虚拟地耦合至该至少一内存单元，其中该NMOS晶体管的一源极耦合至一低电压源，且该NMOS晶体管的一栅极耦合至该电流源。

10.根据权利要求8所述的内存泄漏与数据保存的控制方法，其特征在于，还包含将一PMOS晶体管的一漏极耦合至一虚拟电压，该虚拟电压耦合至该至少一内存单元，其中该PMOS晶体管的一源极耦合至一高电压源，且该PMOS晶体管的一栅极耦合至该电流源。