CN102254887A - 半导体器件结构及其制造方法 - Google Patents

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Abstract

本发明涉及一种半导体器件结构及其制造方法。所述半导体器件结构包括前端器件层结构，第一钝化层，铝垫层和第二钝化层。其中，第一钝化层包括第一薄膜层，所述第一薄膜层包括在前端器件层结构的上表面自下而上依次形成的氮化硅薄膜层、等离子体增强正硅酸乙脂薄膜层和第一紫外氮化硅薄膜层；所述第二钝化层包括第二薄膜层，所述第二薄膜层包括位于所述第一钝化层的上表面和所述铝垫层的上表面的第二紫外氮化硅薄膜层。本发明的半导体器件结构可以满足客户对一次性编程功能和再分布连线功能的双重需求，从而提高了客户满意度和产品的市场竞争力。

Description

半导体器件结构及其制造方法
技术领域
本发明涉及半导体制造工艺，更特别地涉及一种半导体器件结构及其制造方法。
背景技术
随着半导体技术的发展，半导体器件结构的应用越来越广泛。一般而言，在衬底上形成最后的图案金属导线层后，还会在其上形成钝化层结构以防止器件的结构遭受诸如刮伤等的机械方式的损害以及诸如水气或其它污染源的侵入等的化学方式的损害。
但随着技术的发展和客户需求的进一步提高，除了需要钝化层结构起到保护器件的作用外，在某些类型的器件中还需要实现一次性编程(OTP)功能或再分布连线(RDL)功能。
因此，有必要对现有的钝化层结构进行改进，以使其既可以进行一次性编程又可以实现再分布连线，还可以保护器件结构。
发明内容
在发明内容部分中引入了一系列简化形式的概念，这将在具体实施方式部分中进一步详细说明。本发明的发明内容部分并不意味着要试图限定出所要求保护的技术方案的关键特征和必要技术特征，更不意味着试图确定所要求保护的技术方案的保护范围。
为了解决上述问题，本发明提出一种半导体器件结构，包括：
前端器件层结构，在所述前端器件层结构中具有露出其上表面的导线层；
第一钝化层，所述第一钝化层具有贯穿所述第一钝化层的上表面和下表面的通孔，所述第一钝化层形成在所述前端器件层结构的上表面，且所述通孔位于所述导线层的上方；
铝垫层，所述铝垫层位于所述通孔中和所述第一钝化层的上表面；和
第二钝化层，所述第二钝化层位于所述第一钝化层的上表面和所述铝垫层的上表面；
其中，所述第一钝化层包括第一薄膜层，所述第一薄膜层包括在所述前端器件层结构的上表面自下而上依次形成的氮化硅薄膜层、等离子体增强正硅酸乙脂薄膜层和第一紫外氮化硅薄膜层；
所述第二钝化层包括第二薄膜层，所述第二薄膜层包括位于所述第一钝化层的上表面和所述铝垫层的上表面的第二紫外氮化硅薄膜层。
进一步地，所述氮化硅薄膜层的厚度为500～1000埃。
进一步地，所述氮化硅薄膜层的厚度为700埃。
进一步地，所述等离子体增强正硅酸乙脂薄膜层的厚度为3500～5000埃。
进一步地，所述等离子体增强正硅酸乙脂薄膜层的厚度为4000埃。
进一步地，所述第一紫外氮化硅薄膜层的厚度为2500～4000埃。
进一步地，所述第一紫外氮化硅薄膜层的厚度为3000埃。
进一步地，所述第二紫外氮化硅薄膜层的厚度为2500～4000埃。
进一步地，所述第二紫外氮化硅薄膜层的厚度为3000埃。
进一步地，所述第一紫外氮化硅薄膜层和所述第二紫外氮化硅薄膜层的厚度之和为5000～8000埃。
进一步地，所述第一紫外氮化硅薄膜层和所述第二紫外氮化硅薄膜层的厚度之和为6000埃。
进一步地，所述第一钝化层还包括形成在所述前端器件层结构与所述氮化硅薄膜层之间的刻蚀停止层。
进一步地，在所述通孔中，位于所述前端器件层结构的上表面还具有氮化钽层。
本发明该提供一种制造半导体器件结构的方法，包括：
a)提供前端器件层结构，在所述前端器件层结构中具有露出其上表面的导线层；
b)在所述前端器件层结构的上表面形成具有通孔的第一钝化层，所述通孔贯穿所述第一钝化层的上表面和下表面，且所述通孔位于所述导线层的上方；
c)在所述通孔中和所述第一钝化层的上表面形成铝垫层；
d)在所述第一钝化层的上表面和所述铝垫层的上表面形成第二钝化层；
其中，所述步骤b)为在所述前端器件层结构的上表面自下而上依次形成氮化硅薄膜层、等离子体增强正硅酸乙脂薄膜层和第一紫外氮化硅薄膜层；
所述步骤d)为在所述铝垫层的上表面和所述第一钝化层的上表面形成第二紫外氮化硅薄膜层。
进一步地，所述氮化硅薄膜层的厚度为500～1000埃。
进一步地，所述氮化硅薄膜层的厚度为700埃。
进一步地，所述等离子体增强正硅酸乙脂薄膜层的厚度为3500～5000埃。
进一步地，所述等离子体增强正硅酸乙脂薄膜层的厚度为4000埃。
进一步地，所述第一紫外氮化硅薄膜层的厚度为2500～4000埃。
进一步地，所述第一紫外氮化硅薄膜层的厚度为3000埃。
进一步地，所述第二紫外氮化硅薄膜层的厚度为2500～4000埃。
进一步地，所述第二紫外氮化硅薄膜层的厚度为3000埃。
进一步地，所述第一紫外氮化硅薄膜层和所述第二紫外氮化硅薄膜层的厚度之和为5000～8000埃。
进一步地，所述第一紫外氮化硅薄膜层和所述第二紫外氮化硅薄膜层的厚度之和为6000埃。
进一步地，所述第一钝化层中还形成有位于所述前端器件层结构的上表面与所述氮化硅薄膜层之间的刻蚀停止层。
进一步地，在所述通孔中，位于所述前端器件层结构的上表面还形成有氮化钽层。
综上所述，本发明的半导体器件结构能够实现一次性编程功能，还能够在后续使用中实现再分布连线功能，而且能够保证器件免于机械或化学方式的损害。因此，本发明的半导体器件结构可以满足客户对一次性编程功能和再分布连线功能的双重需求，从而提高了客户满意度和产品的市场竞争力。另外，本发明的制造方法简单易行，不需要耗费过多的人力和物力，而且可以以较低的生产成本获得性能显著改善的半导体器件结构。
附图说明
本发明的下列附图在此作为本发明的一部分用于理解本发明。附图中示出了本发明的实施例及其描述，用来解释本发明的原理。在附图中，
图1所示为根据本发明一个实施例的半导体器件结构的示意图；
图2所示为根据本发明一个方面的制造半导体器件结构的方法流程图；
图3A至图3C所示为根据本发明一个方面的制造半导体器件结构的剖面结构示意图。
具体实施方式
在下文的描述中，给出了大量具体的细节以便提供对本发明更为彻底的理解。然而，对于本领域技术人员来说显而易见的是，本发明可以无需一个或多个这些细节而得以实施。在其他的例子中，为了避免与本发明发生混淆，对于本领域公知的一些技术特征未进行描述。
为了彻底了解本发明，将在下列的描述中提出详细的产品结构和方法，以便说明本发明是如何提出半导体器件结构及其制造方法的。显然，本发明的施行并不限定于半导体领域的技术人员所熟习的特殊细节。本发明的较佳实施例详细描述如下，然而除了这些详细描述外，本发明还可以具有其他实施方式。
图1所示为根据本发明一个实施例的半导体器件结构的示意图。如图1所示，半导体器件结构100包括前端器件层结构101、第一钝化层102、铝垫层103和第二钝化层104。其中，前端器件层结构101包括前序工艺中形成的器件结构层，例如在衬底上形成的金属互连结构层等，其中衬底可以选择为单晶、多晶或非晶结构的硅或硅锗(SiGe)，也可以是绝缘体上硅(SOI)，还可以包括其他的材料，例如锑化铟、碲化铅、砷化铟、砷化镓或锑化镓等。前端器件层结构101中具有露出其上表面的导线层(未示出)，该导线层是需要引出到器件上表面的金属层，例如铜，导线层位于接下来所要沉积的具有通孔的第一钝化层的下方并与该通孔相接触。前端器件层结构101的上表面形成有第一钝化层102，第一钝化层102中具有贯穿第一钝化层102的上表面和下表面的通孔(未示出)，且该通孔位于所述导线层的上方，优选地在该通孔中、位于前端器件层结构101的上表面还具有一层氮化钽层(未示出)。第一钝化层102包括第一薄膜层，该第一薄膜层包括在前端器件层结构101的上表面自下而上依次形成的氮化硅薄膜层、等离子体增强正硅酸乙脂薄膜层(以下简称PETEOS氧化物薄膜层)和第一紫外氮化硅薄膜层(以下简称第一UVSIN氮化硅薄膜层)，更具体地，氮化硅薄膜层位于前端器件层结构101的上表面，PETEOS氧化物薄膜层位于氮化硅薄膜层的上表面，第一UVSIN氮化硅薄膜层位于PETEOS氧化物薄膜层的上表面。进一步地，为了保证紫外线更容易且更完全地照射到晶片中进行一次性编程，需要氮化硅薄膜层的厚度为500～1000埃，具体例如600埃、700埃、800埃、900埃等，优选地为700埃；需要PETEOS氧化物薄膜层的厚度为3500～5000埃，具体例如3800埃、4000埃、4500埃、4800埃等，优选地为4000埃；需要第一UVSIN氮化硅薄膜层的厚度为2500～4000埃，具体例如2800埃、3000埃、3500埃、3800埃等，优选地为3000埃。优选地，在第一钝化层102中还包括形成在前端器件层结构101的上表面与氮化硅薄膜层之间的刻蚀停止层(未示出)等其他层结构。在第一钝化层102的通孔中及第一钝化层102的上表面形成有具有图案的铝垫层103。第一钝化层102的上表面以及铝垫层103的上表面形成有第二钝化层104。第二钝化层104包括第二薄膜层，该第二薄膜层包括位于第一钝化层102的上表面和铝垫层103的上表面的第二紫外氮化硅薄膜层(以下简称第二UVSIN氮化硅薄膜层)，其中，第二UVSIN氮化硅薄膜层的厚度为2500～4000埃，具体例如2800埃、3000埃、3500埃、3800埃等，优选地为3000埃。更进一步地，第一UVSIN氮化硅薄膜层和第二UVSIN氮化硅薄膜层的厚度之和为5000～8000埃，具体例如5500埃、6000埃、7000埃、7500埃等，优选地为6000埃。
以下参考图2和图3A至图3C详细说明本发明的制造半导体器件结构的方法。
图2所示为根据本发明一个方面的制造半导体器件结构的方法流程图；图3A至图3C所示为根据本发明一个方面的制造半导体器件结构的剖面结构示意图。如图2所示，首先，在步骤201中，提供前端器件层结构(参见图3A的301)。该前端器件层结构包括前序工艺中形成的器件结构层，例如在衬底上形成的金属互连结构层等，其中衬底可以选择为单晶、多晶或非晶结构的硅或硅锗(SiGe)，也可以是绝缘体上硅(SOI)，还可以包括其他的材料，例如锑化铟、碲化铅、砷化铟、砷化镓或锑化镓等。在前端器件层结构中具有露出其上表面的导线层，该导线层是需要引出到器件上表面的金属层，例如铜，导线层位于接下来所要沉积的具有通孔的第一钝化层的下方并与该通孔相接触。
然后，在步骤202中，如图3A所示，在前端器件层结构301的上表面形成第一钝化层302，形成方式可以选择为薄膜淀积工艺，所述薄膜淀积工艺包括但不仅限于等离子体注入、等离子体溅射、物理气相沉积(PVD)、干刻蚀、化学气相沉积(CVD)等。第一钝化层302中具有贯穿该第一钝化层302的上表面和下表面的通孔303，且该通孔303位于上述导线层的上方，优选地在该通孔303中、位于前端器件层结构301的上表面还形成有一层氮化钽层(未示出)。形成第一钝化层302为形成第一薄膜层，即在前端器件层结构301的上表面自下而上依次形成氮化硅薄膜层、PETEOS氧化物薄膜层和第一UVSIN氮化硅薄膜层，更具体地是，氮化硅薄膜层形成在前端器件层结构301的上表面，PETEOS氧化物薄膜层形成在氮化硅薄膜层的上表面，第一UVSIN氮化硅薄膜层形成在PETEOS氧化物薄膜层的上表面。其中，为了保证紫外线更容易且更完全地照射到晶片中进行一次性编程，需要氮化硅薄膜层的厚度为500～1000埃，具体例如600埃、700埃、800埃、900埃等，优选地为700埃；需要PETEOS氧化物薄膜层的厚度为3500～5000埃，具体例如3800埃、4000埃、4500埃、4800埃等，优选地为4000埃；需要第一UVSIN薄膜层的厚度为2500～4000埃，具体例如2800埃、3000埃、3500埃、3800埃等，优选地为3000埃。在优选的情况下，第一钝化层302中形成有位于前端器件层结构301的上表面与氮化硅薄膜层之间的刻蚀停止层(未示出)。
然后，在步骤203中，如图3B所示，在通孔303中和第一钝化层302的上表面沉积一层金属层，材料选择为铝。采用第二掩膜板(未示出)，对金属层进行刻蚀，形成具有图案的铝垫层304。
然后，在步骤204中，如图3C所示，在第一钝化层302的上表面以及铝垫层304的上表面形成第二钝化层305，形成方式可以选择为薄膜淀积工艺，所述薄膜淀积工艺包括但不仅限于等离子体注入、等离子体溅射、物理气相沉积(PVD)、干刻蚀、化学气相沉积(CVD)等。所述形成第二钝化层305为形成第二薄膜层，即在第一钝化层302的上表面和铝垫层304的上表面形成第二UVSIN氮化硅薄膜层，其厚度为2500～4000埃，具体例如2800埃、3000埃、3500埃、3800埃等，优选地为3000埃。
更进一步地，为了保证紫外线更容易且更完全地照射到晶片中进行一次性编程，第一UVSIN氮化硅薄膜层和第二UVSIN氮化硅薄膜层的厚度之和为5000～8000埃，具体例如5500埃、6000埃、7000埃、7500埃等，优选地为6000埃。
可以用本领域技术人员公知的任意方法形成上述各种层结构、各种通孔和其他结构。还需要理解的是，当提到某一层位于另一层或衬底“上”、或“下”时，此层可以直接位于另一层或衬底的“上”或“下”，或者其间也可以出现中间层。
综上所述，本发明的半导体器件结构能够实现一次性编程功能，还能够在后续使用中实现再分布连线功能，而且能够保证器件免于机械或化学方式的损害。因此，本发明的半导体器件结构可以满足客户对一次性编程功能和再分布连线功能的双重需求，从而提高了客户满意度和产品的市场竞争力。另外，本发明的制造方法简单易行，不需要耗费过多的人力和物力，而且可以以较低的生产成本获得性能显著改善的半导体器件结构。
本发明已经通过上述实施例进行了说明，但应当理解的是，上述实施例只是用于举例和说明的目的，而非意在将本发明限制于所描述的实施例范围内。此外本领域技术人员可以理解的是，本发明并不局限于上述实施例，根据本发明的教导还可以做出更多种的变型和修改，这些变型和修改均落在本发明所要求保护的范围以内。本发明的保护范围由附属的权利要求书及其等效范围所界定。

Claims (26)

1.一种半导体器件结构，包括：
前端器件层结构，在所述前端器件层结构中具有露出其上表面的导线层；
第一钝化层，所述第一钝化层具有贯穿所述第一钝化层的上表面和下表面的通孔，所述第一钝化层形成在所述前端器件层结构的上表面，且所述通孔位于所述导线层的上方；
铝垫层，所述铝垫层位于所述通孔中和所述第一钝化层的上表面；和
第二钝化层，所述第二钝化层位于所述第一钝化层的上表面和所述铝垫层的上表面；
其中，所述第一钝化层包括第一薄膜层，所述第一薄膜层包括在所述前端器件层结构的上表面自下而上依次形成的氮化硅薄膜层、等离子体增强正硅酸乙脂薄膜层和第一紫外氮化硅薄膜层；
所述第二钝化层包括第二薄膜层，所述第二薄膜层包括位于所述第一钝化层的上表面和所述铝垫层的上表面的第二紫外氮化硅薄膜层。
2.根据权利要求1所述的半导体器件结构，其特征在于，所述氮化硅薄膜层的厚度为500～1000埃。
3.根据权利要求2所述的半导体器件结构，其特征在于，所述氮化硅薄膜层的厚度为700埃。
4.根据权利要求1所述的半导体器件结构，其特征在于，所述等离子体增强正硅酸乙脂薄膜层的厚度为3500～5000埃。
5.根据权利要求4所述的半导体器件结构，其特征在于，所述等离子体增强正硅酸乙脂薄膜层的厚度为4000埃。
6.根据权利要求1所述的半导体器件结构，其特征在于，所述第一紫外氮化硅薄膜层的厚度为2500～4000埃。
7.根据权利要求6所述的半导体器件结构，其特征在于，所述第一紫外氮化硅薄膜层的厚度为3000埃。
8.根据权利要求1所述的半导体器件结构，其特征在于，所述第二紫外氮化硅薄膜层的厚度为2500～4000埃。
9.根据权利要求8所述的半导体器件结构，其特征在于，所述第二紫外氮化硅薄膜层的厚度为3000埃。
10.根据权利要求1所述的半导体器件结构，其特征在于，所述第一紫外氮化硅薄膜层和所述第二紫外氮化硅薄膜层的厚度之和为5000～8000埃。
11.根据权利要求10所述的半导体器件结构，其特征在于，所述第一紫外氮化硅薄膜层和所述第二紫外氮化硅薄膜层的厚度之和为6000埃。
12.根据权利要求1所述的半导体器件结构，其特征在于，所述第一钝化层还包括形成在所述前端器件层结构的上表面与所述氮化硅薄膜层之间的刻蚀停止层。
13.根据权利要求1所述的半导体器件结构，其特征在于，在所述通孔中，位于所述前端器件层结构的上表面还具有氮化钽层。
14.一种制造半导体器件结构的方法，包括：
a)提供前端器件层结构，在所述前端器件层结构中具有露出其上表面的导线层；
b)在所述前端器件层结构的上表面形成具有通孔的第一钝化层，所述通孔贯穿所述第一钝化层的上表面和下表面，且所述通孔位于所述导线层的上方；
c)在所述通孔中和所述第一钝化层的上表面形成铝垫层；
d)在所述第一钝化层的上表面和所述铝垫层的上表面形成第二钝化层；
其中，所述步骤b)为在所述前端器件层结构的上表面自下而上依次形成氮化硅薄膜层、等离子体增强正硅酸乙脂薄膜层和第一紫外氮化硅薄膜层；
所述步骤d)为在所述第一钝化层的上表面和所述铝垫层的上表面形成第二紫外氮化硅薄膜层。
15.根据权利要求14所述的方法，其特征在于，所述氮化硅薄膜层的厚度为500～1000埃。
16.根据权利要求15所述的方法，其特征在于，所述氮化硅薄膜层的厚度为700埃。
17.根据权利要求14所述的方法，其特征在于，所述等离子体增强正硅酸乙脂薄膜层的厚度为3500～5000埃。
18.根据权利要求17所述的方法，其特征在于，所述等离子体增强正硅酸乙脂薄膜层的厚度为4000埃。
19.根据权利要求14所述的方法，其特征在于，所述第一紫外氮化硅薄膜层的厚度为2500～4000埃。
20.根据权利要求19所述的方法，其特征在于，所述第一紫外氮化硅薄膜层的厚度为3000埃。
21.根据权利要求14所述的方法，其特征在于，所述第二紫外氮化硅薄膜层的厚度为2500～4000埃。
22.根据权利要求21所述的方法，其特征在于，所述第二紫外氮化硅薄膜层的厚度为3000埃。
23.根据权利要求14所述的方法，其特征在于，所述第一紫外氮化硅薄膜层和所述第二紫外氮化硅薄膜层的厚度之和为5000～8000埃。
24.根据权利要求23所述的方法，其特征在于，所述第一紫外氮化硅薄膜层和所述第二紫外氮化硅薄膜层的厚度之和为6000埃。
25.根据权利要求14所述的方法，其特征在于，所述第一钝化层中还形成有位于所述前端器件层结构的上表面与所述氮化硅薄膜层之间的刻蚀停止层。
26.根据权利要求14所述的方法，其特征在于，在所述通孔中，位于所述前端器件层结构的上表面还形成有氮化钽层。
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Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN103515417A (zh) * 2012-06-29 2014-01-15 台湾积体电路制造股份有限公司 钝化方案

Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20030000133A (ko) * 2001-06-22 2003-01-06 주식회사 하이닉스반도체 반도체소자의 제조방법
CN101154051A (zh) * 2006-09-30 2008-04-02 中芯国际集成电路制造(上海)有限公司 光刻图形的形成方法
CN101312170A (zh) * 2007-05-21 2008-11-26 米辑电子股份有限公司 线路组件

Patent Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20030000133A (ko) * 2001-06-22 2003-01-06 주식회사 하이닉스반도체 반도체소자의 제조방법
CN101154051A (zh) * 2006-09-30 2008-04-02 中芯国际集成电路制造(上海)有限公司 光刻图形的形成方法
CN101312170A (zh) * 2007-05-21 2008-11-26 米辑电子股份有限公司 线路组件

Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN103515417A (zh) * 2012-06-29 2014-01-15 台湾积体电路制造股份有限公司 钝化方案
CN103515417B (zh) * 2012-06-29 2016-08-17 台湾积体电路制造股份有限公司 钝化结构及其形成方法

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