KR20030000133A - 반도체소자의 제조방법 - Google Patents

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Abstract

본 발명은 반도체소자의 제조방법에 관한 것으로, 반도체소자의 제조공정에서 금속배선을 형성한 후 실시되는 보호막(passivation layer) 형성 공정에 있어서, 금속배선 형성하고, 상기 금속배선의 두께보다 두꺼운 PETEOS(plasma enhanced tetra ethyl ortho silicate) 산화막을 형성하되, 상기 PETEOS 산화막을 상기 금속배선 간에 보이드(void)가 형성되도록 형성한 후 상기 PETEOS 산화막 상부에 얇은 두께의 실리콘 질화막을 형성하여 상기 실리콘 질화막을 통해 외부로의 균열 전파를 억제하고, PETEOS 산화막 내의 보이드로 인하여 캐패시턴스(capacitance)가 작아져 소자의 동작 속도 향상에 기여하며, 얇은 실리콘 질화막의 두께로 인해 보호막의 응력을 감소시켜 소자의 공정 수율 및 신뢰성을 향상시키는 기술이다.

Description

반도체소자의 제조방법{Manufacturing method for semiconductor device}
본 발명은 반도체소자의 제조방법에 관한 것으로서, 보다 상세하게 보호막 형성공정 시 금속배선 상부에 상기 금속배선 두께보다 두꺼운 PETEOS 산화막을 형성하고, 상기 PETEOS 산화막 상부에 얇은 질화막을 형성하여 소자의 신뢰성 및 전기적 특성을 향상시키는 반도체소자의 제조방법에 관한 것이다.
반도체소자가 고집적화되어 감에 따라 금속배선 간의 공간(space)이 작아지고, 종횡비(aspect ratio)가 커지면서 금속배선 들을 보이드(void)없이 매립하는 것이 매우 어려워지고 있다. 이는 후속 공정으로 발생하는 잔류물(residue)들이 보이드 안으로 모이게 되고, 이로 인하여 공정의 디펙트(defect)가 되어 소자의 동작 특성을 저하시키게 된다. 즉, 후속 공정에서 열이 가해지면 보이드 안에 있는 잔류물들이 밖으로 이동할 가능성이 있고, 금속배선의 디자인 룰(design rule)이 더욱 타이트(tight)해짐에 따라 배선 내의 캐패시턴스의 증가를 초래하고, 이는 회로의 RC 지연(delay)에 영향을 미친다. 따라서, 이러한 영향 때문에 회로에서 원하는 성능(performance)와 신뢰성(reliability)을 얻기 위해 보호막의 선택과 최적화(optimization)가 중요한 문제가 되었다.
상기 보호막은 하부 소자를 보호하기 위한 화학적, 물리적 베리어(barrier)의 기능을 가지고 있어야 하고, 방습작용, 우수한 밀봉력, 최소의 캐패시턴스 및 매립 특성이 우수해야 한다.
도 1 은 종래기술의 제1실시예에 따른 반도체소자의 제조방법에 의한 단면도이고, 도 2a 및 도 2b 는 종래기술의 제1실시예에 따른 반도체소자의 제조방법에 의해 형성된 소자의 사진으로서, 서로 연관지어 설명한다.
먼저, 반도체소자를 형성하는 공지의 기술을 이용하여 반도체기판(도시안됨) 상부에 MOS 전계효과 트랜지스터, 비트라인 및 캐패시터 등의 소자들을 형성한다.
다음, 전체표면 상부에 하부절연막(11)을 형성한다.
그 다음, 상기 하부절연막(11) 상부에 금속배선(13)을 이용하여 상기 소자들과 연결한다.
다음, 전체표면 상부에 보호막을 형성한다. 상기 보호막은 하부보호막으로 PETEOS 산화막(15)이 형성되고, 상부보호막으로 실리콘 질화막(17)이 형성된다. 이때, 상기 PETEOS 산화막은 상기 금속배선(13)의 두께보다 훨씬 얇은 두께로 형성한다.
상기와 같이 종래기술의 제1실시예에서는 보호막으로 금속배선 보다 얇은 두께의 PETEOS 산화막(15)을 형성한 후 두꺼운 실리콘 질화막(17)을 형성하기 때문에 도면에 나타난 바와 같이 실리콘 질화막(17) 내에 보이드(19)가 발생하게 된다. 이로 인하여, 잔류응력이 높은 실리콘 질화막에 의해 금속배선에 큰 압축 응력을 야기시켜 배선의 신뢰성에 악영향을 미치고, 외브 응력 등에 의해 실리콘 질화막 내의 보이드(19)로부터 균열이 외부까지 쉽게 전달되어 보호막의 기능을 상실할 수 있는 문제점이 있다.
도 3 은 종래기술의 제2실시예에 따른 반도체소자의 제조방법에 의한 단면도이고, 도 4 는 종래기술의 제2실시예에 따른 반도체소자의 제조방법에 의해 형성된 소자의 사진으로서 서로 연관지어 설명한다.
먼저, 반도체소자를 형성하는 공지의 기술을 이용하여 반도체기판(도시안됨)상부에 MOS 전계효과 트랜지스터, 비트라인 및 캐패시터 등의 소자들을 형성한다.
다음, 전체표면 상부에 하부절연막(31)을 형성한다.
그 다음, 상기 하부절연막(31) 상부에 금속배선(33)을 이용하여 상기 소자들과 연결한다.
다음, 전체표면 상부에 보호막을 형성한다. 상기 보호막은 하부보호막으로 HDP CVD(high density plasma chemical vapor deposition) 산화막(35)이 형성되고, 상부보호막으로 실리콘 질화막(37)이 형성된다. 이때, 상기 HDP CVD 산화막(35)은 상기 금속배선(33)보다 두껍게 형성되고, 상기 실리콘 질화막(37)은 얇게 형성된다. 상기 HDP CVD 산화막(35)은 제1실시예에서 사용되었던 PETEOS 산화막보다 매립 특성이 우수하지만 융점이 낮은 Al 배선 때문에 HDP 증착 온도가 제한되어 점점 좁은 디작인 룰(design rule)이 적용되는 배선 사이에서 HDP CVD 산화막 내에 보이드가 발생할 가능성이 증가하여 PETEOS 산화막보다 고가의 장비를 사용하는 HDP CVD 산화막을 사용할 필요가 없게 되었다. 또한, 보이드가 없는 경우 보이드가 있는 PETEOS 산화막 보다 금속배선 사이의 캐패시턴스가 증가하여 소자의 RC 지연(delay)을 증가시키는 문제점이 있다.
본 발명은 상기한 종래기술의 문제점을 해결하기 위하여, 금속배선을 형성한 다음, 전체표면 상부에 PETEOS 산화막을 형성하되, 상기 금속배선보다 두꺼운 두께로 형성하여 상기 PETEOS 산화막 내에 보이드를 형성한 후 상기 PETEOS 산화막 상부에 실리콘 질화막을 소정 두께 형성하여 보호막 형성공정을 실시함으로써 상기보이드가 실리콘 질화막 하부에 존재하게 되어 상기 PETEOS막의 내균열을 방지하고, PETEOS 산화막 내의 보이드로 인해 금속배선 간의 캐패시턴스가 작아져 소자의 동작 속도를 향상시키는 반도체소자의 제조방법을 제공하는데 그 목적이 있다.
도 1 은 종래기술의 제1실시예에 따른 반도체소자의 제조방법에 의한 단면도.
도 2a 및 도 2b 는 종래기술의 제1실시예에 따른 반도체소자의 제조방법에 의해 형성된 소자의 사진.
도 3 은 종래기술의 제2실시예에 따른 반도체소자의 제조방법에 의한 단면도.
도 4 는 종래기술의 제2실시예에 따른 반도체소자의 제조방법에 의해 형성된 소자의 사진.
도 5 는 본 발명에 따른 반도체소자의 제조방법에 의한 단면도.
< 도면의 주요부분에 대한 부호의 설명 >
11, 31, 51 : 하부절연막 13, 33, 53 : 금속배선
15, 55 : PETEOS 산화막 17, 37, 57 : 실리콘 질화막
19, 39, 59 : 보이드 35 : HDP CVD 산화막
이상의 목적을 달성하기 위하여 본 발명에 따른 반도체소자의 제조방법은,
소정 구조가 구비되는 반도체기판 상에 하부절연막을 형성하는 공정과,
상기 하부절연막 상부에 금속배선을 형성하는 공정과,
전체표면 상부에 하부보호막으로 PETEOS 산화막을 형성하되, 상기 PETEOS 산화막을 상기 금속배선보다 두꺼운 두께로 형성하여 상기 PETEOS 산화막 내에 보이드를 형성하는 공정과,
상기 PETEOS 산화막 상부에 상부보호막으로 실리콘 질화막을 소정 두께 형성하는 공정을 포함하는 것을 특징으로 한다.
이하, 본 발명에 따른 반도체소자의 제조방법에 관하여 첨부 도면을 참조하여 상세히 설명한다.
도 5 는 본 발명에 따른 반도체소자의 제조방법에 의한 단면도이다.
먼저, 반도체소자를 형성하는 공지의 기술을 이용하여 반도체기판(도시안됨) 상부에 MOS 전계효과 트랜지스터, 비트라인 및 캐패시터 등의 소자들을 형성한다.
다음, 전체표면 상부에 하부절연막(51)을 형성한다.
그 다음, 상기 하부절연막(51) 상부에 금속배선(53)을 이용하여 상기 소자들과 연결한다.
다음, 전체표면 상부에 보호막을 형성한다. 상기 보호막은 하부보호막으로 PETEOS 산화막(55)이 형성되고, 상부보호막으로 실리콘 질화막(57)이 형성된다.
이때, 상기 PETEOS 산화막(55)은 상기 금속배선(53) 두께의 1 ∼ 2배 두께로 형성하고, 상기 실리콘 질화막(57)은 상기 금속배선(53) 두께의 0.1 ∼ 1배 두께로 형성한다. 상기 PETEOS 산화막(55) 형성 시 상기 PETEOS 산화막(55) 내에 보이드(59)가 발생되도록 하여 금속배선(53) 간의 캐패시턴스를 감소시킨다. (도 5 참조)
이상에서 설명한 바와 같이 본 발명에 따른 반도체소자의 제조방법은, 반도체소자의 제조공정에서 금속배선을 형성한 후 실시되는 보호막 형성 공정에 있어서, 금속배선 형성하고, 상기 금속배선의 두께보다 두꺼운 PETEOS 산화막을 형성하되, 상기 PETEOS 산화막을 상기 금속배선 간에 보이드(void)가 형성되도록 형성한 후 상기 PETEOS 산화막 상부에 얇은 두께의 실리콘 질화막을 형성하여 상기 실리콘 질화막을 통해 외부로의 균열 전파를 억제하고, PETEOS 산화막 내의 보이드로 인하여 캐패시턴스가 작아져 소자의 동작 속도 향상에 기여하며, 얇은 실리콘 질화막의 두께로 인해 보호막의 응력을 감소시켜 소자의 공정 수율 및 신뢰성을 향상시키는 이점이 있다.

Claims (3)

  1. 소정 구조가 구비되는 반도체기판 상에 하부절연막을 형성하는 공정과,
    상기 하부절연막 상부에 금속배선을 형성하는 공정과,
    전체표면 상부에 하부보호막으로 PETEOS 산화막을 형성하되, 상기 PETEOS 산화막을 상기 금속배선보다 두꺼운 두께로 형성하여 상기 PETEOS 산화막 내에 보이드를 형성하는 공정과,
    상기 PETEOS 산화막 상부에 상부보호막으로 실리콘 질화막을 소정 두께 형성하는 공정을 포함하는 것을 반도체소자의 제조방법.
  2. 제 1 항에 있어서,
    상기 PETEOS 산화막은 상기 금속배선 두께의 1 ∼ 2배 두께로 형성되는 것을 특징으로 하는 반도체소자의 제조방법.
  3. 제 1 항에 있어서,
    상기 실리콘 질화막은 상기 금속배선 두께의 0.1 ∼ 1배 두께로 형성되는 것을 특징으로 하는 반도체소자의 제조방법.
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CN102254887A (zh) * 2010-05-20 2011-11-23 中芯国际集成电路制造(上海)有限公司 半导体器件结构及其制造方法

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