CN102222617A - 高密度沟槽式功率半导体结构的制造方法 - Google Patents

Abstract

一种高密度沟槽式功率半导体结构的制造方法。首先，利用一氧化硅图案层来定义栅极沟槽；随后，在此氧化硅图案层的开口中形成一介电结构于栅极多晶硅结构的上方；接下来，以选择性蚀刻方式去除氧化硅图案层以裸露此介电结构；随后，形成一间隔层结构于介电结构的侧边，以定义出接触窗使源极掺杂区裸露于外。因而可以克服对准控制不易以及临界宽度的问题，达到提升元件密度的目的。

Description

高密度沟槽式功率半导体结构的制造方法

技术领域

本发明涉及一种沟槽式功率半导体结构的制作方法，特别是关于一种高密度的沟槽式半导体结构的制作方法。

背景技术

图1A与图1C显示一典型沟槽式功率半导体的栅极结构的制作流程。如第图1A所示，首先，于一硅基材110上制作栅极沟槽120。随后，沿着栅极沟槽120的内侧表面形成一栅极氧化层130。接下来，沉积多晶硅材料于硅基材110的表面，并以回蚀(etching back)的方式去除多余的多晶硅材料，形成一栅极多晶硅结构140于此栅极沟槽120内。

接下来，如图1B所示，以离子植入方式植入掺杂物于硅基材110内，以形成本体150环绕栅极沟槽120。然后，植入不同导电型的掺杂物于本体150内，以形成源极掺杂区160于本体层150的上部分。接下来，如图1C所示，沉积一介电层170于硅基材110的裸露表面，并且填满栅极沟槽120。然后再以微影蚀刻方式在介电层170与本体150中形成接触窗180以裸露源极掺杂区160。

值得注意的是，受限于沟槽(trench)与接触窗(contact)的临界宽度(critical dimension)以及对准控制的容许误差(tolerance)范围，栅极沟槽120与接触窗180间的距离无法任意缩减，否则容易造成栅源极间的漏电流、功率半导体元件的临界电压的变异或是耐雪崩(UIS)能力下降等问题。

基于此，受限于沟槽与接触窗的临界宽度以及对准控制的容许误差范围，如何增加沟槽式功率半导体结构的元件密度，为本技术领域有待解决的课题。

发明内容

本发明的主要目的是提供一种高密度沟槽式功率半导体结构的制造方法，利用自对准(self alignment)的方式，克服栅极沟槽与接触窗的临界宽度以及对准控制的容许误差范围对于元件密度所造成的限制。

为达到上述目的，本发明提供一种高密度沟槽式功率半导体结构的制造方法，包括下列步骤：(a)通过一氧化硅图案层形成至少一栅极沟槽于一硅基材内；(b)在氧化硅图案层的一开口中形成一介电结构，此介电结构位于栅极沟槽内的一栅极多晶硅结构的上方，并且，介电结构的宽度小于栅极沟槽的宽度；(c)以选择性蚀刻方式去除氧化硅图案层；以及(d)于介电结构的侧边形成一间隔层结构，以定义出至少一接触窗使至少一源极掺杂区裸露于外。也就是说，本发明提供了一种高密度沟槽式功率半导体结构的制造方法，包括下列步骤：(a)通过一图案层形成至少一栅极沟槽于一硅基材内；(b)形成一栅极多晶硅结构于该栅极沟槽内；(c)形成一蚀刻保护层于该图案层的一开口内，该蚀刻保护层至少覆盖该开口的侧壁；(d)在该开口中形成一介电结构，该介电结构位于该栅极多晶硅结构的上方，并且，该介电结构的宽度小于该栅极沟槽的开口宽度；(e)以选择性蚀刻方式去除该图案层，并保留该介电结构；以及(f)于该介电结构的侧边形成一间隔层结构，以定义出至少一接触窗。

本发明又提供一种高密度沟槽式功率半导体结构的制造方法，包括下列步骤：(a)形成至少一栅极沟槽于一硅基材内；(b)在栅极沟槽中形成一介电结构，此介电结构位于栅极沟槽内的一栅极多晶硅结构的上方；(c)选择性氧化硅基材的上表面以形成一氧化硅层；(d)以选择性蚀刻方式去除前述氧化硅层，并保留蚀刻保护层与介电结构；以及(e)于介电结构的侧边形成一间隔层结构，以定义出至少一接触窗使至少一源极掺杂区裸露于外。也就是说，本发明又提供了一种高密度沟槽式功率半导体结构的制造方法，其特征在于，包括下列步骤：(a)形成至少一栅极沟槽于一硅基材内；(b)形成一栅极多晶硅结构于该栅极沟槽内；(c)形成一蚀刻保护层于该栅极沟槽内，该蚀刻保护层至少覆盖该栅极沟槽的侧壁；(d)在该栅极沟槽中形成一介电结构，该介电结构位于该栅极多晶硅结构的上方；(e)选择性氧化该硅基材的上表面以形成一氧化硅层；(f)以选择性蚀刻方式去除该氧化硅层，并保留该介电结构；以及(g)于该介电结构的侧边形成一间隔层结构，以定义出至少一接触窗。

相较于传统的沟槽式功率半导体结构，其栅极沟槽与接触窗间的距离受限于栅极沟槽与接触窗的临界宽度以及对准控制的容许误差范围，本发明的沟槽式功率半导体结构利用自对准的方式，在栅极多晶硅结构上方制作介电结构，然后再形成间隔层结构于此介电结构侧边定义接触窗的位置。因而可以克服对准控制不易以及临界宽度的问题，达到提升元件密度的目的。

关于本发明的优点与精神可以借助于以下的发明详述及附图得到进一步的了解。

附图说明

图1A与图1C为一典型沟槽式功率半导体结构的制造方法；

图2A至图2F为本发明高密度沟槽式功率半导体结构的制造方法的第一实施例；

图3A至图3D为本发明高密度沟槽式功率半导体结构的制造方法的第二实施例；

图4A至图4H为本发明高密度沟槽式功率半导体结构的制造方法的第三实施例；

图5A至图5E为本发明高密度沟槽式功率半导体结构的制造方法的第四实施例；

图6A至图6D为本发明高密度沟槽式功率半导体结构的制造方法的第五实施例；

图7A至图7E为本发明高密度沟槽式功率半导体结构的制造方法的第六实施例；

图8A至图8E为本发明高密度沟槽式功率半导体结构的制造方法的第七实施例；

图9A至图9B为本发明高密度沟槽式功率半导体结构的制造方法的第八实施例。

【主要元件附图标记说明】

硅基材110

栅极沟槽120

栅极氧化层130

栅极多晶硅结构140

本体150

源极掺杂区160

介电层170

接触窗180

硅基材210，310，410，510，610，710，810，910

栅极沟槽220，420，820，920

氧化硅图案层222，322，522，622，722

氧化硅层432，832

栅极介电层230，330，430，530，630，730，830，930

栅极多晶硅结构240，340，440，540，640，740，840，940

蚀刻保护层272，272’，272”，372，472，472’，472”

介电结构274，374，474，674，874，974

光阻图案层290，390，490

开口292，392，492

第一蚀刻保护层572，572’，572”，672，672’，672”，772，872，872’，872”，972

第二蚀刻保护层573，573’，673，673’，773，773’，873，873’，973，973’

第一介电结构574，774，

第二介电结构575，775

本体250，350，450，550

源极掺杂区260，360，460，560

间隔层结构276，376，476，576

接触窗280，380，480，580

具体实施方式

图2A至图2F为本发明高密度沟槽式功率半导体结构的制造方法的一第一实施例。如图2A所示，首先，形成一氧化硅图案层222，例如一硬质图案层(hard mask)于一硅基材210表面，以定义至少一栅极沟槽220的位置。随后，通过此氧化硅图案层222蚀刻硅基材210，形成至少一栅极沟槽220于硅基材210内。接下来，形成一栅极介电层230，例如一栅极氧化层，至少覆盖栅极沟槽220的内侧表面。

然后，如图2B所示，形成一栅极多晶硅结构240于栅极沟槽220内。关于此栅极多晶硅结构240的制作步骤，举例来说，可全面沉积一多晶硅层于硅基材210于氧化硅图案层222的裸露表面，并且填满栅极沟槽220，然后再以回蚀(etch back)的方式，去除多余的多晶硅材料，以形成此栅极多晶硅结构240。值得注意的是，前述回蚀步骤中，于栅极沟槽220内的回蚀深度不能太小。就一实施例而言，回蚀步骤后所形成的栅极多晶硅结构240的上表面大致对准硅基材110的上表面。

接下来，沿着氧化硅图案层222与栅极多晶硅结构240的表面起伏，形成一蚀刻保护层272。此蚀刻保护层272可以是由多晶硅或是氮化硅所构成。并且，在蚀刻保护层272上方对应于氧化硅图案层222的开口处形成有一凹陷。随后，如图2C所示，在氧化硅图案层222的开口中形成一介电结构274，例如一氧化硅结构。此介电结构274大致填满蚀刻保护层272上方的凹陷。

关于此介电结构274的制作步骤，举例来说，可先全面沉积一介电层于蚀刻保护层272上，填满氧化硅图案层222的开口，然后再以回蚀(etch back)的方式去除多余的介电材料，以形成此介电结构274。此介电结构274位于栅极多晶硅结构240的上方，并且，此介电结构274的最大宽度小于栅极沟槽220的开口的宽度。

接下来，去除覆盖于氧化硅图案层222的上表面的蚀刻保护层272，而保留覆盖氧化硅图案层222的开口侧壁的部份蚀刻保护层272’。此步骤可采用化学机械研磨制程，或是利用介电结构274为屏蔽，以选择性蚀刻的方式去除裸露于外的部分蚀刻保护层272。

随后，形成一光阻图案层290至少覆盖介电结构274。值得注意的是，此光阻图案层290的目的是用来选择性去除氧化硅图案层222，因此，光阻图案层290仅需具有足够宽度的开口292供去除位于光阻图案层290下方的氧化硅图案层222即可。光阻图案层290的线宽w1不需要与介电结构274的宽度w2相同，也不需要准确的对准介电结构274。光阻图案层290的宽度w1可以大于栅极沟槽220的开口宽度w2，以因应对准时所可能产生的误差。

接下来，如图2D所示，通过光阻图案层290去除氧化硅图案层222，同时保留位于介电结构274侧壁的蚀刻保护层272’。此步骤可采用典型的选择性蚀刻技术。举例来说，当选用多晶硅作为蚀刻保护层272’的材料时，本步骤即需选择对于氧化硅与多晶硅有高蚀刻选择比的蚀刻技术。同样地，当选用氮化硅作为蚀刻保护层272’的材料时，本步骤即需选择对于氧化硅与氮化硅有高蚀刻选择比的蚀刻技术。值得注意的是，由于介电结构274的侧边与上表面分别被蚀刻保护层272’与光阻图案层290所覆盖，因此，即使选用氧化硅材料制作介电结构274，介电结构274也不会在此蚀刻步骤中被去除。

随后，如图2E所示，去除光阻图案层290。然后再去除裸露于外的蚀刻保护层272’，而留下位于介电结构274底面的部份蚀刻保护层272”。此蚀刻步骤可采用选用对于介电结构274与蚀刻保护层272’有高蚀刻选择比的蚀刻技术。

本实施例在去除光阻图案层290之后，进一步对蚀刻保护层272’进行选择性蚀刻，以去除覆盖于介电结构274侧壁的部份蚀刻保护层272’。不过，本发明并不限于此。在选用氮化硅作为蚀刻保护层272的材料时，亦可省略此蚀刻步骤。

接下来，利用介电结构274为屏蔽，以离子植入方式形成本体250环绕栅极沟槽220。然后，以离子植入方式形成源极掺杂区260于硅基材210的表面区域。此源极掺杂区260的导电型与本体250相反。

随后，如图2F所示，于介电结构274的侧边形成一间隔层结构(spacer)276，以定义至少一接触窗280。然后再通过此间隔层结构276蚀刻硅基材210，形成接触窗280于硅基材210内，使位于硅基材210表面区域的源极掺杂区260裸露于外。

如前述，本实施例直接利用氧化硅图案层222的开口来定义介电结构274的位置，因此，所形成的介电结构274可以自动对准于栅极沟槽220。其次，本实施例利用制作于介电结构274侧边的间隔层结构276，来定义接触窗280的区域，而不需要利用微影步骤来定义接触窗280的位置。因此，可以避免栅极沟槽220与接触窗280的临界宽度以及对准误差的不利影响，有效缩减栅极沟槽220与接触窗280间的距离。进而达到提高功率半导体元件密度的目的。

图3A至图3D本发明高密度沟槽式功率半导体结构的制造方法的一第二实施例。图3A承接图2B的制作步骤。不同于前揭第一实施例，本实施例在形成一蚀刻保护层372覆盖氧化硅图案层322与栅极多晶硅结构340的裸露表面后，直接对于蚀刻保护层372施以一非等向性蚀刻步骤，去除位于氧化硅图案层322的上表面与栅极多晶硅结构340的上表面的部份蚀刻保护层372，仅留下覆盖于氧化硅图案层322的开口侧壁的部份蚀刻保护层372。

接下来，如图3B所示，在氧化硅图案层322的开口内填入介电结构374。此介电结构374直接与栅极多晶硅结构340的上表面相接触。随后，类似本发明的第一实施例，形成光阻图案层390覆盖介电结构374的上表面，并且通过光阻图案层390去除氧化硅图案层322，同时保留位于介电结构374侧壁的蚀刻保护层372。接下来，请参照图3C，去除光阻图案层390，然后再去除裸露于外的蚀刻保护层372。由于本实施例的蚀刻保护层372仅仅覆盖介电结构374的侧壁，因此，经过此蚀刻步骤，所有的蚀刻保护层372都会被去除。

接下来，依序形成本体350与源极掺杂区360于硅基材310内。随后，如图3D所示，于介电结构374的侧边形成一间隔层结构376以定义接触窗380的位置。然后再通过此间隔层结构376蚀刻硅基材310以形成接触窗380于硅基材310内，并使位于硅基材310表面区域的源极掺杂区360裸露于外。

图4A至图4H本发明高密度沟槽式功率半导体结构的制造方法的一第三实施例。首先，如图4A所示，形成至少一栅极沟槽420于一硅基材410内。此栅极沟槽420可利用一图案层(未图标)定义出来，并以蚀刻方式形成于硅基材410内。在形成栅极沟槽420后，随即去除覆盖于硅基材410表面的图案层以裸露硅基材410的上表面。

随后，形成一栅极介电层430至少覆盖栅极沟槽420的裸露表面。接下来，形成一栅极多晶硅结构440于栅极沟槽420内。此栅极多晶硅结构440的上表面与栅极沟槽420的开口间隔一预设距离。

随后，如图4B所示，沿着硅基材410与栅极多晶硅结构240的表面起伏，形成一蚀刻保护层472。此蚀刻保护层472可以是由多晶硅或是氮化硅所构成。在蚀刻保护层472上方对应于栅极沟槽420处形成有一凹陷。随后，形成一介电结构474于此凹陷内。此介电结构474对应于栅极多晶硅结构440的正上方，并且，介电结构474的最大宽度小于栅极沟槽420的开口的宽度。关于此介电结构474的制作步骤，举例来说，可采用与本发明第一实施例的介电结构274相同的方式制作。

接下来，如图4C所示，去除位于硅基材410上表面的部份蚀刻保护层472，而留下位于栅极沟槽420内的部份蚀刻保护层472’。关于此蚀刻步骤，举例来说，可针对介电结构474与蚀刻保护层472的构成材料采取选择性蚀刻的方式，仅去除裸露于外的蚀刻保护层472，而保留介电结构474与被介电结构474所覆盖的部分蚀刻保护层472’。

随后，如图4D所示，利用一氧化步骤，在硅基材410的上表面以形成一氧化硅层432，环绕栅极沟槽420。位于栅极沟槽420内的栅极多晶硅结构440因为受到介电结构474与蚀刻保护层472’的保护，因此，并不会受到此氧化步骤的影响。此氧化硅层432的厚度大致决定了源极掺杂区的位置。就一较佳实施例而言，此氧化硅层432为一厚氧化硅层，且氧化硅层432的下缘大致对准栅极多晶硅结构440的上表面。

接下来，如图4E所示，以选择性蚀刻方式去除前述氧化硅层432，并保留介电结构474与蚀刻保护层472’。此选择性蚀刻步骤可采用与本发明第一实施例相类似的方式，先形成一光阻图案层490覆盖介电结构474的上表面，然后再通过此光阻图案层490去除氧化硅层432，并保留介电结构474与蚀刻保护层472’。如第二实施例，光阻图案层290的线宽(未标示)不需要与介电结构474的宽度(未标示)相同，也不需要准确的对准介电结构474。光阻图案层490的宽度可以大于栅极沟槽420的开口宽度，也就是光阻图案层490的线宽可大于氧化硅层432的开口宽度，以因应对准时所可能产生的误差。

随后，如图4F所示，去除光阻图案层490，然后再去除位于介电结构474侧壁的蚀刻保护层472’，留下位于介电结构474底部的部份蚀刻保护层472”。接下来，如图4G所示，以离子植入方式，依序形成本体450与源极掺杂区460于硅基材410内。然后，如图4H所示，形成一间隔层结构476于介电结构474的侧边以定义接触窗480的位置。然后再通过此间隔层结构476蚀刻硅基材410以形成接触窗480于硅基材410内，并使位于硅基材410表面区域的源极掺杂区460裸露于外。

图5A至图5E本发明高密度沟槽式功率半导体结构的制造方法的一第四实施例。图5A承接图2B。如图中所示，沿着氧化硅图案层522与栅极多晶硅结构540的表面起伏，先形成一第一蚀刻保护层572覆盖氧化硅图案层522与栅极多晶硅结构540的裸露表面。在第一蚀刻保护层572上方对应于氧化硅图案层522的开口处具有一凹陷。随后，形成一第一介电结构574于此凹陷内。此第一介电结构574可采用类似本发明第一实施例的介电结构274的制作方式制作。不过，在第一介电结构574的上方须留有足够的空间以进行后续步骤。

接下来，沿着第一蚀刻保护层572与第一介电结构574的表面起伏，形成一第二蚀刻保护层573。在第二蚀刻保护层573上方对准第一介电结构574处亦具有一凹陷。然后，形成一第二介电结构575于此凹陷内。此第二介电结构575可采用类似本实施例的第一介电结构574的制作方式制作。又，就一较佳实施例而言，前述第一介电结构574与第二介电结构575可以是由氧化硅材料所构成。

随后，如图5B所示，去除位于氧化硅图案层522上方的部份第一蚀刻保护层572与部分第二蚀刻保护层573，留下位于氧化硅图案层的开口内的部份第一蚀刻保护层572’与部份第二蚀刻保护层573’。此步骤可采用典型的选择性蚀刻步骤，选择性去除裸露于外的部份第一蚀刻保护层572与第二蚀刻保护层573，保留位于第二蚀刻保护层573上方的第二介电结构575。同时利用第二介电结构575为屏蔽，保留位于第二介电结构575下方的部份第一蚀刻保护层572’与第二蚀刻保护层573’。

接下来，如图5C所示，以选择性蚀刻方式去除氧化硅图案层522。此蚀刻步骤利用第一蚀刻保护层572’与第二蚀刻保护层573’为屏蔽，去除裸露于外的氧化硅图案层522，同时避免第一介电结构574在此蚀刻步骤中被去除。不过，此蚀刻步骤会同时去除位于第二蚀刻保护层573’上方的第二介电结构575。

前述第一蚀刻保护层572与第二蚀刻保护层573可采用相同的材料(例如氮化硅)制作。不过，本发明并不限于此。本实施例的利用第二介电结构575为屏蔽，选择性蚀刻第一蚀刻保护层572与第二蚀刻保护层573。然后利用蚀刻后留下的部份第一蚀刻保护层572’与部分第二蚀刻保护层573’为屏蔽，选择性蚀刻去除氧化硅图案层522。因此，第一蚀刻保护层572与第二蚀刻保护层573的构成材料只要有助于达到此选择性蚀刻步骤即可。

然后，如图5D所示，去除裸露于外的第一蚀刻保护层572’与第二蚀刻保护层573’，而留下第一介电结构574与位于第一介电结构574底面的部份第一蚀刻保护层572”。接下来，依序形成本体550与源极掺杂区560于硅基材510内。然后，如图5E所示，于介电结构574的侧边形成一间隔层结构576，并通过此间隔层结构576蚀刻硅基材510，以形成接触窗580使源极掺杂区560裸露于外。

图6A至图6D本发明高密度沟槽式功率半导体结构的制造方法的一第五实施例。相较于本发明的第四实施例，在第一介电结构574上方依序制作一第二蚀刻保护层573与一第二介电结构575，如图6A所示，本实施例沿着第一蚀刻保护层672与介电结构674的表面起伏，沉积一厚度较大的第二蚀刻保护层673。此第二蚀刻保护层673完全填满氧化硅图案层622的开口。

随后，如图6B所示，去除位于氧化硅图案层622上方的部份第一蚀刻保护层672与第二蚀刻保护层673，以裸露氧化硅图案层622的上表面。此步骤可采用典型的回蚀技术。经过此步骤，位于氧化硅图案层622上方的部份第一蚀刻保护层672与第二蚀刻保护层673被去除，而留下位于氧化硅图案层622的开口内的部份第一蚀刻保护层672’与第二蚀刻保护层673’。

接下来，如图6C所示，利用蚀刻后的部份第一蚀刻保护层672’与第二蚀刻保护层673’为屏蔽，去除氧化硅图案层622，并保留位于栅极多晶硅结构640上方的介电结构674。接下来，如图6D所示，去除裸露于外的第一蚀刻保护层672’与第二蚀刻保护层673’，而留下介电结构674与位于介电结构674底面的部份第一蚀刻保护层672”。后续的制作步骤如同前述各实施例，在此不予赘述。

图7A至图7E本发明高密度沟槽式功率半导体结构的制造方法的一第六实施例。如同本发明的第二实施例，本实施例在硅基材710上形成第一蚀刻保护层覆盖氧化硅图案层722与栅极多晶硅结构740的裸露表面后，直接对于此第一蚀刻保护层施以一非等向性蚀刻步骤，仅留下覆盖于氧化硅图案层722的开口侧壁的部份第一蚀刻保护层772。

随后，如图7B所示，类似本发明的第四实施例，形成一第一介电结构774于氧化硅图案层722的开口内。然后，沿着第一蚀刻保护层772、第一介电结构774与氧化硅图案层722的表面起伏，形成一第二蚀刻保护层773。在第二蚀刻保护层773上方对准第一介电结构774处具有一凹陷。然后，如图7C所示，形成一第二介电结构775于此凹陷内。接下来，利用此第二介电结构775为屏蔽，选择性去除位于氧化硅图案层722上方的第二蚀刻保护层773，而留下位于氧化硅图案层722的开口内的部份第二蚀刻保护层773’。

接下来，如图7D所示，利用第一蚀刻保护层772与剩下的第二蚀刻保护层773’为屏蔽，去除氧化硅图案层722，保留位于栅极多晶硅结构740上方第一介电结构774。此步骤同时去除裸露于外的第二介电结构775。然后，如图7E所示，去除裸露于外的第一蚀刻保护层772与第二蚀刻保护层773’，而留下第一介电结构774。后续的制作步骤如同前述实施例，在此不予赘述。

图8A至图8E为本发明高密度沟槽式功率半导体结构的制造方法的一第七实施例。图8A承接图4A的步骤。如图8A所示，沿着硅基材810与栅极多晶硅结构840的表面起伏，形成一第一蚀刻保护层872于其上。在第一蚀刻保护层872对应于栅极多晶硅结构840上方处具有一凹陷。随后，形成一介电结构874于此凹陷内。此介电结构874位于栅极多晶硅结构840的上方，并且，介电结构874的最大宽度小于栅极沟槽820的开口的宽度。此外，此介电结构874的上表面落于栅极沟槽820的开口的下方。

接下来，如图8B所示，沿着第一蚀刻保护层872与介电结构874的表面起伏，沉积一厚度较大的第二蚀刻保护层873。此第二蚀刻保护层873完全填满位于第一蚀刻保护层872上的凹陷。然后，如图8C所示，以蚀刻方式去除位于硅基材810的上表面的部份第一蚀刻保护层872与第二蚀刻保护层873，留下位于栅极沟槽820内的部份第一蚀刻保护层872’与第二蚀刻保护层873’。其中，第一蚀刻保护层872’环绕介电结构874的底面与侧壁，第二蚀刻保护层873’覆盖介电结构874的上表面。

随后，如图8D所示，以第一蚀刻保护层872’与第二蚀刻保护层873’为屏蔽，以选择性氧化方式氧化硅基材810，而在硅基材810的表面区域形成一氧化硅层832。此氧化硅层832为一厚氧化硅层，在一较佳实施例中，氧化硅层832的下表面大致对准栅极多晶硅结构840的上表面。接下来，如图8E所示，以选择性蚀刻的方式去除裸露于外的氧化硅层832，保留第一蚀刻保护层872’、第二蚀刻保护层873’与介电结构874。然后再通过另一道选择性蚀刻步骤，去除第二蚀刻保护层873’与覆盖介电结构874侧壁的第一蚀刻保护层872’，以裸露介电结构874。经过此蚀刻步骤后，仅留下位于介电结构874底面的部份第二蚀刻保护层872”。后续的制作步骤如同前述各实施例，在此不予赘述。

图9A至图9B本发明高密度沟槽式功率半导体结构的制造方法的一第八实施例。图9A承接图4A的步骤。不同于本发明的第七实施例，本实施例的第一蚀刻保护层972仅覆盖栅极沟槽920的侧壁。在形成第一蚀刻保护层972后，形成一介电结构974于栅极沟槽920内。此介电结构974的下缘直接连接栅极多晶硅结构940，介电结构974的侧壁则是被第一蚀刻保护层972所覆盖。并且，此介电结构974的上表面位于栅极沟槽920的开口下方。

接下来，如图9B所示，沿着硅基材910的上表面与介电结构974的表面起伏，沉积一厚度较大的第二蚀刻保护层973。此第二蚀刻保护层973完全填满位于栅极沟槽920。然后，以蚀刻方式去除位于硅基材910的上表面的部份第二蚀刻保护层973，留下位于栅极沟槽920内的部份第二蚀刻保护层973’覆盖介电结构940的上表面，而形成与图8C相类似的结构。本实施例的后续步骤类似本发明的第七实施例，在此不予赘述。本实施例与本发明的第七实施例的主要差异在于，本实施例所制作的第一蚀刻保护层972仅覆盖介电结构974的侧壁，因此，在后续选择性蚀刻步骤(请同时参照图8E)后，介电结构974与多晶硅栅极结构940间并不会留有部份的第一蚀刻保护层972。

相较于传统的沟槽式功率半导体结构，其栅极沟槽120与接触窗180间的距离受限于栅极沟槽120与接触窗180的临界宽度以及对准控制的容许误差范围，本发明的沟槽式功率半导体结构则是利用自对准(self alignment)的方式，在栅极多晶硅结构240上方制作介电结构244，然后再形成间隔层结构276于此介电结构244的侧边以定义接触窗280的位置。因而可以克服对准控制不易的问题，同时摆脱临界宽度的限制，达到提升元件密度的目的。

但是，以上所述者，仅为本发明的较佳实施例而已，当不能以此限定本发明权利要求保护范围，即凡依本发明权利要求保护范围及发明说明内容所作的简单的等效变化与修改，皆仍属本发明专利涵盖的范围内。另外本发明的任一实施例或权利要求保护范围不须达到本发明所揭示的全部目的或优点或特点。并非用来限制本发明的权利要求保护范围。

Claims (12)

1.一种高密度沟槽式功率半导体结构的制造方法，其特征在于，包括下列步骤：

通过一图案层形成至少一栅极沟槽于一硅基材内；

形成一栅极多晶硅结构于该栅极沟槽内；

形成一蚀刻保护层于该图案层的一开口内，该蚀刻保护层至少覆盖该开口的侧壁；

在该开口中形成一介电结构，该介电结构位于该栅极多晶硅结构的上方，并且，该介电结构的宽度小于该栅极沟槽的开口宽度；

以选择性蚀刻方式去除该图案层，并保留该介电结构；以及

于该介电结构的侧边形成一间隔层结构，以定义出至少一接触窗。

2.如权利要求1所述的高密度沟槽式功率半导体结构的制造方法，其特征在于，以选择性蚀刻方式去除该图案层的步骤包括：

形成一光阻图案层于该图案层上，该光阻图案层完全覆盖该介电结构，并且，该光阻图案层的线宽大于该图案层的该开口的宽度；以及

通过该光阻图案层去除该图案层。

3.如权利要求1所述的高密度沟槽式功率半导体结构的制造方法，其特征在于，该介电结构由氧化硅构成，该蚀刻保护层由氮化硅或多晶硅构成。

4.如权利要求1所述的高密度沟槽式功率半导体结构的制造方法，其特征在于，以选择性蚀刻方式去除该图案层的步骤包括：

形成一保护层于该图案层上，并且覆盖该开口内的该介电结构；

去除部份该保护层以裸露该图案层，同时保留位于该开口内的部分该保护层；以及

通过该保护层去除该图案层，以保留该介电结构。

5.如权利要求4所述的高密度沟槽式功率半导体结构的制造方法，其特征在于，形成于该图案层上的该保护层填满该开口，并且，去除部份该保护层以裸露该图案层的步骤是以回蚀方式去除位于该开口外的该保护层。

6.如权利要求4所述的高密度沟槽式功率半导体结构的制造方法，其特征在于，去除部份该保护层以裸露该图案层的步骤包括：

形成一第二介电结构于该保护层上，并且对准该开口；

以蚀刻方式去除裸露于外的该保护层，保留位于该第二介电结构下方的部分该保护层；以及

通过该保护层去除该图案层，以保留该介电结构。

7.一种高密度沟槽式功率半导体结构的制造方法，其特征在于，包括下列步骤：

形成至少一栅极沟槽于一硅基材内；

形成一栅极多晶硅结构于该栅极沟槽内；

形成一蚀刻保护层于该栅极沟槽内，该蚀刻保护层至少覆盖该栅极沟槽的侧壁；

在该栅极沟槽中形成一介电结构，该介电结构位于该栅极多晶硅结构的上方；

选择性氧化该硅基材的上表面以形成一氧化硅层；

以选择性蚀刻方式去除该氧化硅层，并保留该介电结构；以及

于该介电结构的侧边形成一间隔层结构，以定义出至少一接触窗。

8.如权利要求7所述的高密度沟槽式功率半导体结构的制造方法，其特征在于，以选择性蚀刻方式去除该氧化硅层的步骤包括：

形成一光阻图案层于该氧化硅层上，该光阻图案层完全覆盖该介电结构，并且，该光阻图案层的线宽大于该氧化硅层的该开口的宽度；以及

通过该光阻图案层去除该氧化硅层。

9.如权利要求7所述的高密度沟槽式功率半导体结构的制造方法，其特征在于，该介电结构由氧化硅构成，该蚀刻保护层由氮化硅或多晶硅构成。

10.如权利要求7所述的高密度沟槽式功率半导体结构的制造方法，其特征在于更包括：

形成一保护层于该硅基材上，并且覆盖该栅极沟槽内的该介电结构；以及

去除部份该保护层以裸露该硅基材的上表面，同时保留位于该栅极沟槽内的部分该保护层。

11.如权利要求10所述的高密度沟槽式功率半导体结构的制造方法，其特征在于，形成于该硅基材上的该保护层填满该栅极沟槽，并且，去除部份该保护层以裸露该硅基材的上表面的步骤以回蚀方式去除位于该栅极沟槽外的该保护层。

12.如权利要求10所述的高密度沟槽式功率半导体结构的制造方法，其特征在于，去除部份该保护层以裸露该硅基材的上表面的步骤包括：

形成一第二介电结构于该保护层上，并且对准该栅极沟槽；以及

以蚀刻方式去除裸露于外的该保护层，保留位于该第二介电结构下方的部分该保护层。

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