CN102204054A - 低电压静电放电保护 - Google Patents

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Abstract

一种用于在具有第一电压灵敏度的第一组电子部件的集成电路中保护部件不受节点处的静电放电影响的保护电路，该保护电路包括：检测电路，被配置为检测节点处的静电放电；第一开关器件，连接在第一组部件和节点之间；以及第二开关器件，连接在节点和地之间；其中，当在节点处检测到静电放电时，第一开关器件被配置为将第一组部件与节点隔离，第二开关器件被配置为提供从节点至地的电流通路。

Description

低电压静电放电保护
技术领域
本发明涉及一种用于保护集成电路中的压敏部件免受静电放电影响或免受其他潜在破坏性过电压源影响的电路。具体地，本发明涉及一种电路，其用于保护集成电路(IC)中的压敏部件或电路，这些压敏部件或电路未被传统的静电放电(ESD)箝位电路(clamp)充分地保护。
背景技术
为了保护集成电路不受潜在破坏性静电放电的影响，通常在电源轨道(power supply rail)与地(集成电路耦合至此)之间设置ESD箝位电路。在ESD现象期间，跨电路的电源所设置的ESD箝位电路提供了通过芯片以及在受保护的电路周围的安全电流通路。当发生ESD现象时，ESD箝位电路用于将静电电荷传导至地，因此消耗电源轨道处的过电压。ESD箝位电路被配置为当在电源轨道处检测到ESD现象时进行触发并且随后将电压限制为低于电路中所有部件的最低故障电压。以这种方式，电路的设计者可以保证在ESD情况期间不损坏电路中的任何部件。
通常，在ESD现象期间箝位至较高电压的ESD箝位电路也容许正常工作期间的较高电压。相反地，可以箝位至较低电压并因此保护更敏感部件的高性能箝位电路通常最多仅容许较低的电源电压。针对一些电路，设计具有高电源电压容限和低箝位电压的电源箝位电路是可能的，但这些箝位电路明显较大并在正常工作期间具有较高的泄漏电流。
在一些情况下，设计一种由相对较高的电压电源供电但包含可以不由高电压箝位电路保护的高性能部件(诸如薄氧化物晶体管、低电压二极管、n势阱电阻器、薄栅极氧化物电容器或其他低电压部件)的电路是有用的。在正常工作期间，该电路被配置为使得这些高性能部件在其安全工作范围内的电压下工作，但在ESD现象期间，不能确保不会将最大的箝位电压跨任何给定部件进行施加。
在实践中，这可以在适于厚氧化物(双氧化物或DO)MOSFET的电源箝位电路被用于保护包括薄氧化物(单氧化物或SO)MOSFET的电路或包括SO和DO晶体管混合的电路时发生。
传统上，通常仅通过在部件与电源之间添加电阻器来保护低电压部件，从而限制在ESD现象期间通过这些部件的电流和跨这些部件的电压。然而，在许多电路中，由于这种电阻器构造限制了在正常工作期间通过部件的电流并可以阻止电路正确地工作，因此不能使用这种电阻器构造。
因此，需要一种电路布置，其可以在ESD现象期间保护具有相对较高的电压电源的电路中的压敏部件。
发明内容
根据本发明的第一方面，提供了一种用于在具有第一电压灵敏度的第一电子部件组的集成电路中保护部件免受节点处的静电放电影响的保护电路，该保护电路包括：检测电路，被布置为检测节点处的静电放电；第一开关器件，连接在第一部件组与节点之间；以及第二开关器件，连接在节点与地之间；其中，当在节点处检测到静电放电时，第一开关器件被配置为将第一部件组与节点隔离，第二开关器件被配置为提供自该节点至地的电流通路。
适当地，该节点是电源轨道。适当地，该节点是集成电路的触点。
优选地，第二开关器件被配置为在静电放电期间将节点处的电压保持在过电压。优选地，过电压超过集成电路的工作电压。该过电压可以至少高出集成电路工作电压的50％。优选地，该过电压超过第一部件组所容许的最大电压。
优选地，第一部件组所能容许的最大电压是能够跨第一部件组被承受长达ESD现象的持续时间的最大电压。第一部件组所能容许的最大电压是第一组部件的最大额定电压。
该集成电路可以进一步包括连接在节点与地之间的第二电压灵敏度的第二电子部件组。优选地，第二部件组所能容许的节点处的最大电压高于第一部件组所容许的节点处的最大电压。优选地，第二部件组所容许的节点处的最大电压是能够跨第二部件组被承受长达ESD现象的持续时间的最大电压。优选地，该过电压不超过第二部件组所容许的最大电压。
适当地，第一部件组包括具有单氧化物栅极的晶体管，第二部件组包括具有双氧化物栅极的晶体管。
适当地，第一开关器件和第二开关器件是极性相反的晶体管。
适当地，检测电路被配置为通过检测节点处的电压何时超过预定电压来检测节点处的静电放电。
适当地，检测电路被配置为通过检测节点处的电压的增长速率何时超过预定速率来检测节点处的静电放电。
优选地，检测电路被配置为当在节点处检测到静电放电时在检测电路的输出端提供触发电压。优选地，第一开关器件为晶体管，并且第一开关器件的基极或栅极耦合至检测电路的输出端。优选地，第二开关器件为晶体管，并且第二开关器件的基极或栅极耦合至检测电路的输出端。
优选地，保护电路进一步包括连接在第一开关器件与地之间的第三开关器件，并且第三开关器件被配置为使得在节点处检测到静电放电时该第三开关器件在第一开关器件与地之间提供绕开第一部件组的电流通路。优选地，第三开关器件是晶体管，并且第三开关器件的基极或栅极耦合至检测电路的输出端。
附图说明
现在将参考附图以示例的方式来描述本发明，其中：
图1示出了根据本发明所布置的电路。
图2示出了根据本发明实施方式的包括示例性ESD箝位电路的电路。
具体实施方式
提供下面的描述，使本领域中的技术人员能够做出和使用本发明，并且在具体应用的背景下提供下面的描述。所公开的实施方式的各种修改对本领域中的技术人员来说是显而易见的。
在不背离本发明的精神和范围的情况下可以将本文中定义的一般原理应用于其他实施方式和应用。因此，本发明并不旨在限于所示实施方式，而是符合与本文中公开的原理和特征相一致的最宽范围。
集成电路的传统ESD箝位电路设计提供了跨IC的可替换电流通路，用于传导与ESD现象相关联的电荷安全地通过IC。然而，利用这种箝位电路设计，当箝位电路将电荷传导至地时，IC的部件必须能够承受与静电现象相关的高电压长达较短的时段。本发明通过进一步保护集成电路的压敏部件不受静电电压的影响来对这种设计进行改进-否则这种部件可能在ESD现象期间被跨ESD箝位电路所出现的相对较高的电压损坏。因此，本发明提高了包括具有较低过电压容限的部件的集成电路的稳健性。
在图1中示出了根据本发明所配置的电路。集成电路100的块106包括具有低电压容限的部件。晶体管103被配置为当发生ESD现象时将静电电荷从电源轨道101引导至地104。晶体管103被ESD检测电路102触发，该ESD检测电路被配置为在电源轨道101(更通常地，可以是电路中的任意节点)处检测ESD现象。电路元件102和103一起可以是任何种类的传统ESD箝位电路，其能够：(a)检测ESD现象并向晶体管107提供适当的信号，以及(b)将ESD电荷自节点101引导至地104而箝位电路没有受到损坏。
集成电路100的“低电压”块106包括压敏部件，该压敏部件不能被诸如电路元件102和103形成的ESD箝位电路充分地保护。换言之，ESD箝位电路不能将电源电压箝位为低于可能损坏块106的部件的电压。晶体管107被布置使得当发生静电放电现象时打开电源轨道与低容限块106之间的电路，从而将块106的部件与静电电压隔离，并防止电流流过该块。
当在电源轨道101处发生ESD现象时，ESD检测电路102被触发并被布置为导通晶体管103以提供静电电荷自电源轨道101至地104的电流通路。ESD检测电路还被布置为截断晶体管107，以将低容限块106与电源轨道101隔离。在集成电路的正常工作期间，晶体管107是导通的，以将电路106的电源耦合至电源轨道101处的电压。
可选地，可以添加旁路晶体管108，以为低容限块106提供进一步的保护。旁路晶体管108被布置使得当由ESD检测器102检测到ESD现象时，该晶体管将低容限块106的供给电压耦合至地。
ESD检测电路可以通过任何方式来检测ESD现象。典型地，当受保护的节点处(在该情况下，为节点101)的电压以表示节点处ESD现象的方式而迅速上升时，ESD检测电路触发。因此，ESD检测电路可以被配置为当节点处的电压增加速率增大到高于预定速率时进行触发。将该预定速率选择为快于与器件上电相关联的变化速率，使得当开启器件的电源轨道时不触发ESD箝位电路。例如，ESD检测电路可以被配置为当节点处的电压在小于1微妙的时间内至少增大了电源电压时进行触发。这通常对于能够捕获甚至最慢上升的ESD现象是足够慢的，但其快于导通期间的电源轨道的上升时间。更典型的是，在现代IC中，ESD箝位电路能够在约1ns内检测到ESD现象并对其做出反应。
可选地，或除了检测节点处电压的变化速率之外，ESD检测电路可以被设定为当节点处的电压超过预定电压时进行触发。例如，ESD检测电路可以被配置为当受保护节点处的电压至少大于电源或工作电压50％(甚至75％或100％)时进行触发。
因此，通常期望ESD检测电路被设计为对ESD电压分布(AC特性和DC特性的组合)敏感但也对正常工作期间所发生的AC和DC电压无反应，从而确保ESD箝位电路机制不被电源轨道处较小的电压峰值(spike)或波动而意外触发。优选地，检测电路应当仅针对快于1us的电源轨道处的上升时间或针对大于最大电源电压但小于要保护电路的最大电压容限的DC电压、或者针对这两个参数的某一组合而进行触发。应当在这些参数与触发电路的实际性能之间具有可接受的余量(margin)，以确保可靠的操作。
一般的ESD现象可以持续1纳秒与1微妙之间的任何时间，并且通常为100ns级。因此，与受保护的节点接触的部件容许(即，可以在没有损坏下承受)静电电压(可以超过1000V)长达ESD现象长度的是很重要的。优选地，取决于应用，与易受ESD冲击的节点相接触的部件由此能够承受ESD水平电压长达1纳秒至1微妙级的时间。
当ESD箝位电路触发并将该节点箝位至地时，其将节点处的电压限制到预定水平，该预定水平可以被称作与该节点接触的IC的部件必须努力达到的过电压。通过箝位电路的适当设计来确定该过电压。
在ESD环境下，如果集成电路中的部件可以承受跨其的电压长达ESD现象(即，当电源轨道/节点处于过电压时)的一般长度，则该部件就被认为容许该电压。部件所容许的最大电压是以下电压，即，如果施加高于该电压的电压长达非瞬间时段(ESD现象的长度)则使该部件被不可逆地损坏。通过部件或电路的最大额定电压给出部件所容许的电压的粗略指示，该最大额定电压可以被用作ESD箝位电路应当被配置为箝位下降至的最大过电压的指示。
在图1所示的实施例中，当发生ESD现象时，由电路102提供的信号被用于：(a)使连接在电源轨道101与地104之间的NMOS晶体管103导通，(b)使电源轨道与低容限电路106之间的PMOS晶体管107截止，以及(c)可选地使跨低容限电路的NMOS晶体管108导通。通常，ESD检测信号可以由能够检测到已发生ESD现象的任意电路或机制来提供，本发明不限于特定的检测机制。
当在节点101处发生ESD现象时，ESD箝位电路102和103通过为ESD电荷提供至地的传导通路来将节点电压限制为过电压。传统上，ESD箝位电路被配置为将电压限制为低于其保护的电路的所有部件的故障电压。通过设置用于隔离电路中压敏部件106的装置107，本发明能够允许ESD箝位电路箝位至一电压，该电压高于会破坏受保护的电路中的至少一些器件的电压。
因此，本发明允许在具有高于压敏部件工作电压的电源电压的集成电路中使用压敏部件。在正常工作期间，跨压敏部件的电压通过简单的电路设计而保持在安全工作范围内。然而，在ESD现象期间，跨电源的电压可以变得非常大，并且仅当由ESD检测电路检测到静电放电时而被箝位。
在实践中，当发生ESD现象时，低容限块106瞬间受到高电压的影像，同时晶体管103和107开启(switch)。但是，相比于瞬时电位差，ESD故障通常更依赖于时间积分电压的大小。与其能够容许达较长时间(比方说，100ns或更长)相比，低容限电路通常能够承受跨其的更高电压(ESD-水平)达非常短时间(比方说，1ns)。由本发明提供的保护是通过将低容限电路与电源轨道处的ESD电压隔离，来防止与ESD现象相关联的电荷流流过低容限电路106。因此，优点是双重的：保护低容限电路免受ESD电压的影响，并防止ESD电压驱动电荷通过低容限电路。
由于电路的压敏部件受到保护，因此可以放宽ESD箝位电路的规格，允许电路设计者减小箝位面积(clamp area)、其寄生电容和漏电流。换言之，ESD箝位电路并非必须被设计为针对其独自保护的集成电路的低容限部件而提供至地的足够低的阻抗电流通路，并且通常仅需保持该箝位电路可以通过与典型的ESD现象相关联的电流(比方说，1.5A)。对于在约3.3V下工作的集成电路，当其结合有在约1.5V下工作的器件，当根据本发明的教导使用隔离晶体管107时，可以将ESD箝位电路制作的更小。
具体地，本发明可以保护在由适于DO(双栅极氧化物)器件的电源箝位电路保护的集成电路中的SO(单栅极氧化物)、低电压二极管、n势阱电阻器、薄栅极氧化物电容器或其他低电压器件。其随着DO和SO晶体管相异的电压容限而变得日益重要。例如，在现代集成电路中，取决于在铸造厂所选择的工艺选择，SO器件通常在约0.9V至1.5V下工作，DO器件通常在约1.8V至3.3V下工作。本发明允许在诸如无线电通信芯片和线性开关模式电源的3.3V电路中使用SO晶体管。例如，在图1所示的电路中，如果低容限块106包括SO器件而高容限块105仅包括DO器件，则ESD检测单元102和开关器件103、107以及(可选地)108优选地至少部分包括DO晶体管。然后，直接布置ESD检测电路102和晶体管103以箝位至不损坏高电压容限块105的电压。
为了在ESD现象期间在包括具有较高电压容限部件的电路中保护压敏部件，本发明可以被实现为允许使用容许较高电压的ESD箝位电路或箝位至较高电压的ESD箝位电路。因此，在图1中，不需要存在高容限块105，并且块106可以代表要保护的所有集成电路。集成电路106可以被用在具有ESD箝位电路的装置中，该ESD箝位电路被配置为在ESD现象期间将电压限制在大于芯片上的所有电路的电压容限的高电压。晶体管107会确保电路106与ESD现象期间的这些电压隔离。这允许利用具有较小尺寸和低电流泄漏的ESD箝位电路来使用IC。
在图2中示出了本发明的实施方式，其中，图1的电路元件102和103包括由部件202、203、205和206组成的普通类型的ESD箝位电路。反相器205的输入端通过电容器203而结合至地并通过电阻器202(即，RC滤波器布置)而耦合至电源轨道201。当在电源轨道201处发生ESD现象时，轨道上的电压增长的非常快——比反相器205的输入端处的电压可以响应得更快。因此，反相器205的输入端为低，而晶体管206的栅极为高，从而晶体管206导通，并将电源轨道处的静电电荷短路至地204。
在图2中，图1的(可选)高容限块由部件块207来表示，该部件块为使用DO晶体管214和215所制造的简单放大器(输入端209，输出端210)。图1的低容限块由部件块208来表示，该部件块也是简单的放大器(输入端211，输出端212)，但使用SO晶体管216、217来制造。当发生ESD现象时，ESD箝位布置使晶体管206闭合电源轨道201与地204之间的电路，为静电电荷提供至地的电流通路。块207的DO晶体管可以承受电源轨道处的静电电压，原因在于静电电荷经由大晶体管206被快速传导。块208的SO晶体管由晶体管213(当发生静电现象并且触发ESD箝位时该晶体管打开电源轨道201与块208之间的电路)保护免受电源轨道处的静电电压。
优选地，晶体管206大于晶体管213。换言之，当晶体管206被导通时提供电源轨道201与地204之间的高传导通路，使得对于电源轨道处的静电电荷呈现对地的低电阻通路。
本发明并不限于包括混合有SO器件和DO器件的集成电路，并且其适用于在任何集成电路(其包括具有低电压容限的器件和在ESD现象期间具有跨其的高电压的ESD箝位电路)中提供ESD保护。
本发明的示例性实施方式已描述为使用晶体管以在集成电路中控制静电电荷的流动。然而，晶体管可以是根据本发明配置的任何种类的开关器件。本文中使用的与场效应晶体管相关的术语“栅极”应当被理解为指的是开关器件的适当控制元件。例如，术语“栅极”、“源极”和“漏极”传统上指的是场效应晶体管的触点；对于晶体管的一般分类，这些元件可以被称作“基极”、“集电极”和“发射极”。
尽管关于具有“地”轨道的电路描述了本发明，应当理解的是，“地”可以指的是低电压电源轨道、大地或是静电电荷可以在不破坏ESD敏感器件的情况下经由其流过的任何适当的电流通路，例如，容纳电路的壳体。
因此，申请人由此将本文所描述的每个单独特征以及两个或多个这些特征的任意组合独立地公开到了这样的程度，即根据本领域技术人员的公知常识、基于作为整体的本说明书能够实施这些特征或组合，而不考虑这些特征或特征的组合是否解决了本文所公开的任何问题，而且不限制权利要求的保护范围。申请人认为本发明的多个方面可以由任何这种特征或特征的组合构成。鉴于上述说明，显然对本领域技术人员来说可以在本发明的范围内进行各种修改。
权利要求书(按照条约第19条的修改)
1.一种用于在集成电路中保护部件不受第一节点处的静电放电影响的保护电路，所述集成电路具有第一电压灵敏度的第一组电子部件，
所述部件由第二节点供电，所述保护电路包括：
第一开关器件，连接在所述第一节点与所述第二节点之间；
第二开关器件，连接在所述第一节点与地之间；
第三开关器件，连接在所述第二节点与地之间；以及
检测电路，被布置为检测所述第一节点处的静电放电，并响应于所述检测对所述开关器件进行控制，使得：
所述第一开关器件将所述第一组部件与所述第一节点隔离，所述第二开关器件提供从所述第一节点至地的电流通路，以及
所述第三开关器件在所述第二节点与地之间提供绕过所述第一组部件的电流通路。
2.根据权利要求1所述的保护电路，其中，所述第一节点是电源轨道。
3.根据权利要求1或2所述的保护电路，其中，所述第一节点是所述集成电路的触点。
4.根据前述权利要求中任一项所述的保护电路，其中，所述第二开关器件被配置为在静电放电期间将所述第一节点处的电压保持为过电压。
5.根据权利要求4所述的保护电路，其中，所述过电压超过所述集成电路的工作电压。
6.根据权利要求5所述的保护电路，其中，所述过电压至少高出所述集成电路的所述工作电压的50％。
7.根据权利要求4至6中任一项所述的保护电路，其中，所述过电压超过所述第一组部件所容许的最大电压。
8.根据权利要求7所述的保护电路，其中，所述第一组部件容许的所述最大电压是跨所述第一组部件可承受长达ESD现象持续时间的最强电压。
9.根据权利要求7或8所述的保护电路，其中，所述第一组部件容许的所述最大电压是所述第一组部件的最大额定电压。
10.根据前述权利要求中任一项所述的保护电路，其中，所述集成电路进一步包括连接在所述第一节点与地之间的第二电压灵敏度的第二组电子部件。
11.根据权利要求10所述的保护电路，其中，所述第二组部件容许的所述第一节点处的最大电压高于所述第一组部件容许的所述第一节点处的所述最大电压。
12.根据权利要求11所述的保护电路，其中，所述第二组部件容许的所述第一节点处的所述最大电压是跨所述第二组部件可承受长达ESD现象持续时间的最强电压。
13.根据作为从属于权利要求4至9中任一项的权利要求10至12的任一项所述的保护电路，其中，所述过电压未超过所述第二组部件容许的所述最大电压。
14.根据权利要求10至13中任一项所述的保护电路，其中，所述第一组部件包括具有单氧化物栅极的晶体管，并且所述第二组部件包括具有双氧化物栅极的晶体管。
15.根据前述权利要求中任一项所述的保护电路，其中，所述第一开关器件和所述第二开关器件是极性相反的晶体管。
16.根据前述权利要求中任一项所述的保护电路，其中，所述检测电路被配置为通过检测所述第一节点处的电压何时超过预定电压来检测所述第一节点处的静电放电。
17.根据前述权利要求中任一项所述的保护电路，其中，所述检测电路被配置为通过检测所述第一节点处的电压的增长速率何时超过预定速率来检测所述第一节点处的静电放电。
18.根据前述权利要求中任一项所述的保护电路，其中，所述检测电路被配置为当在所述第一节点处检测到静电放电时在所述检测电路的输出端处提供触发电压。
19.根据权利要求18所述的保护电路，其中，所述第一开关器件是晶体管，并且所述第一开关器件的基极或栅极耦合至所述检测电路的所述输出端。
20.根据权利要求18或19所述的保护电路，其中，所述第二开关器件是晶体管，并且所述第二开关器件的基极或栅极耦合至所述检测电路的所述输出端。
21.根据权利要求18至20中任一项的所述的保护电路，其中，所述第三开关器件是晶体管，并且所述第三开关器件的基极或栅极耦合至所述检测电路的所述输出端。
22.一种电路，实质上如参考图1或图2在本文中所描述的。

Claims (23)

1.一种用于在集成电路中保护部件不受节点处的静电放电影响的保护电路，所述集成电路具有第一电压灵敏度的第一组电子部件，所述保护电路包括：
检测电路，被布置为检测所述节点处的静电放电；
第一开关器件，连接在所述第一组部件与所述节点之间；以及
第二开关器件，连接在所述节点与地之间；
其中，当在所述节点处检测到静电放电时，所述第一开关器件被配置为将所述第一组部件与所述节点隔离，并且所述第二开关器件被配置为提供从所述节点至地的电流通路。
2.根据权利要求1所述的保护电路，其中，所述节点是电源轨道。
3.根据权利要求1或2所述的保护电路，其中，所述节点是所述集成电路的触点。
4.根据前述权利要求中任一项所述的保护电路，其中，所述第二开关器件被配置为在静电放电期间将所述节点处的电压保持为过电压。
5.根据权利要求4所述的保护电路，其中，所述过电压超过所述集成电路的工作电压。
6.根据权利要求5所述的保护电路，其中，所述过电压至少高出所述集成电路的所述工作电压的50％。
7.根据权利要求4至6中任一项所述的保护电路，其中，所述过电压超过所述第一组部件所容许的最大电压。
8.根据权利要求7所述的保护电路，其中，所述第一组部件容许的所述最大电压是跨所述第一组部件可承受长达ESD现象持续时间的最强电压。
9.根据权利要求7或8所述的保护电路，其中，所述第一组部件容许的所述最大电压是所述第一组部件的最大额定电压。
10.根据前述权利要求中任一项所述的保护电路，其中，所述集成电路进一步包括连接在所述节点与地之间的第二电压灵敏度的第二组电子部件。
11.根据权利要求10所述的保护电路，其中，所述第二组部件容许的所述节点处的最大电压高于所述第一组部件容许的所述节点处的所述最大电压。
12.根据权利要求11所述的保护电路，其中，所述第二组部件容许的所述节点处的所述最大电压是跨所述第二组部件可承受长达ESD现象持续时间的最强电压。
13.根据作为从属于权利要求4至9中任一项的权利要求10至12的任一项所述的保护电路，其中，所述过电压未超过所述第二组部件容许的所述最大电压。
14.根据权利要求10至13中任一项所述的保护电路，其中，所述第一组部件包括具有单氧化物栅极的晶体管，并且所述第二组部件包括具有双氧化物栅极的晶体管。
15.根据前述权利要求中任一项所述的保护电路，其中，所述第一开关器件和所述第二开关器件是极性相反的晶体管。
16.根据前述权利要求中任一项所述的保护电路，其中，所述检测电路被配置为通过检测所述节点处的电压何时超过预定电压来检测所述节点处的静电放电。
17.根据前述权利要求中任一项所述的保护电路，其中，所述检测电路被配置为通过检测所述节点处的电压的增长速率何时超过预定速率来检测所述节点处的静电放电。
18.根据前述权利要求中任一项所述的保护电路，其中，所述检测电路被配置为当在所述节点处检测到静电放电时在所述检测电路的输出端处提供触发电压。
19.根据权利要求18所述的保护电路，其中，所述第一开关器件是晶体管，并且所述第一开关器件的基极或栅极耦接至所述检测电路的所述输出端。
20.根据权利要求18或19所述的保护电路，其中，所述第二开关器件是晶体管，并且所述第二开关器件的基极或栅极耦接至所述检测电路的所述输出端。
21.根据前述权利要求中任一项所述的保护电路，进一步包括第三开关器件，所述第三开关器件连接在所述第一开关器件与地之间并且所述第三开关器件被配置为使得当在所述节点处检测到静电放电现象时所述第三开关器件在所述第一开关器件与地之间提供绕过所述第一组部件的电流通路。
22.根据从属于权利要求18至20中任一项的权利要求21所述的保护电路，其中，所述第三开关器件是晶体管，并且所述第三开关器件的基极或栅极耦接至所述检测电路的所述输出端。
23.一种电路，实质上如参考图1或图2在本文中所描述的。
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