CN102201255A - 降低寄存器堆的最小工作电压的方法和系统 - Google Patents
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Abstract
本申请涉及降低寄存器堆的最小工作电压的方法和系统。提供降低寄存器堆的最小工作电压而不增加寄存器堆的每个位单元的面积的方法和系统。在本发明的一个实施例中，寄存器堆耦合到在寄存器堆的写和/或读操作期间减小寄存器堆的每个位单元中的NMOS器件与PMOS器件之间的争用的逻辑。通过这样做，寄存器堆能够工作在较低的最小工作电压。
Description
技术领域
本发明涉及寄存器堆，更具体但非排他来说，涉及降低寄存器堆的最小工作电压的方法和系统。
背景技术
在例如寄存器堆阵列等存储器阵列中，存储器阵列的最小工作电压(VCCmin)通常由存储器阵列的写和/或读操作来限制。这归因于存储器阵列中的N沟道金属氧化物半导体场效应晶体管(MOSFET)(NMOS)器件与P沟道MOSFET(PMOS)器件之间的争用。争用对采用存储器阵列的系统造成问题，特别是当存储器阵列的VCCmin限制整个系统的VCCmin时。
图1示出寄存器堆位单元110中的现有技术共享PMOS方案100。寄存器堆位单元110示出寄存器堆中的位单元之一。寄存器堆位单元110具有交叉耦合晶体管111、112、113和114。晶体管115和116允许分别存取互补位(bitx)节点122和位节点120。位节点120和bitx节点122分别存储寄存器堆位单元110的位值和互补位值。当写字线140启用晶体管115和116时，写输入130允许经由写位线150和互补位线155将数据写到寄存器堆位单元110。当读字线160启用晶体管118时，位节点120的值能够经由读位线170、使用晶体管117和118来读取。
PMOS晶体管119连接到PMOS晶体管111和112，并且还与其它寄存器堆位单元中的其它PMOS晶体管连接或共享。PMOS晶体管119削弱PMOS晶体管111和112的上拉强度，并且改进写干扰比，即，NMOS晶体管115的强度与PMOS晶体管111和119的有效强度之比。
但是，随着晶体管的尺寸变得越来越小，现有技术共享PMOS方案100无法跟上寄存器堆的VCCmin的降低。NMOS晶体管115和116的尺寸能够增加以改进写干扰比，但位单元的面积会必须增加。
发明内容
本申请提供一种设备，包括：耦合到多个寄存器堆位单元的电路，响应至所述多个寄存器堆位单元的输入数据而降低所述多个寄存器堆位单元的最小工作电压。
本申请还提供一种设备，包括：具有一个或多个位单元的寄存器堆；以及与所述寄存器堆耦合的逻辑，至少部分根据至所述寄存器堆的输入数据信号来减小每个位单元中的N沟道金属氧化物半导体场效应晶体管(MOSFET)(NMOS)器件与P沟道MOSFET(PMOS)器件之间的争用。
本申请又提供一种方法，包括：减小寄存器堆的每个位单元中的N沟道金属氧化物半导体场效应晶体管(MOSFET)(NMOS)器件与P沟道MOSFET(PMOS)器件之间的争用，而不增加每个位单元的面积。
附图说明
通过以下对主题的详细描述，本发明的实施例的特征和优点将变得显而易见，其中：
图1示出寄存器堆位单元中的现有技术共享PMOS方案100；
图2示出根据本发明的一个实施例、降低寄存器堆的最小工作电压的逻辑的框图；
图3示出根据本发明的一个实施例、降低寄存器堆的最小工作电压的电路图；以及
图4示出根据本发明的一个实施例、实现本文所公开的方法的系统。
具体实施方式
通过附图、作为举例而不是限制来说明本文所述的本发明的实施例。为了说明的简洁和清楚起见，图中所示的元件不一定按比例绘制。例如，为了清楚起见，一些元件的尺寸可能相对于其它元件经过放大。另外，在认为适当的情况下，附图中重复参考标号，以表示对应或相似的元件。说明书中提到本发明的“一个实施例”或“实施例”表示结合该实施例所述的具体特征、结构或特性包含在本发明的至少一个实施例中。因此，词语“在一个实施例中”在本说明书的各个位置的出现不一定都表示同一个实施例。
根据本发明的一个实施例，本发明的实施例提供降低寄存器堆的最小工作电压而不增加寄存器堆的每个位单元的面积的方法和系统。在本发明的一个实施例中，寄存器堆耦合到在寄存器堆的写和/或读操作期间减小寄存器堆的每个位单元中的NMOS器件与PMOS器件之间的争用的逻辑。通过这样做，寄存器堆能够工作在较低的最小工作电压。
在本发明的一个实施例中，该逻辑削弱每个寄存器堆位单元中的PMOS器件的上拉强度，并且它改进写干扰比，即，NMOS器件的强度与PMOS器件的有效强度之比。通过高写干扰比，增加写操作完成的概率。在本发明的一个实施例中，减小争用的逻辑根据至寄存器堆的输入数据信号来执行。这允许该逻辑由至寄存器堆的输入数据来驱动或控制。
为了说明的清楚起见，采用本发明的实施例来描述寄存器堆。但是，这不是要进行限制，而是本发明的实施例与其它形式的存储器阵列配合工作，包括但不限于静态随机存取存储器(SRAM)、动态RAM(DRAM)、只读存储器(ROM)和诸如此类。相关领域的普通技术人员会易于理解如何将本发明的工作方式应用于其它形式的存储器阵列。在本发明的一个实施例中，寄存器堆利用但不限于例如5T、6T、8T、10T等存储器单元以及任何其它存储器单元配置。
图2示出根据本发明的一个实施例、降低寄存器堆的最小工作电压的逻辑的框图200。该逻辑具有PMOS强度削弱电路220、保持电压电路230、NMOS强度削弱电路240和均衡器电路250，它们连接到寄存器堆210。
PMOS强度削弱电路220在写操作期间削弱在位节点和bitx节点处的PMOS强度。通过这样做，写干扰比增加，而PMOS器件和NMOS器件的争用减小。这改进任何写操作的完成，并且允许降低寄存器堆的最小工作电压。在本发明的一个实施例中，NMOS强度削弱电路240削弱寄存器堆210中的交叉耦合NMOS器件113和114，允许位节点和bitx节点更快上升，并且改进在低电压的写延迟。
保持电压电路230在寄存器堆处于不活动模式时将电流提供给寄存器堆的每个位单元，并且它帮助防止寄存器堆210中由于泄漏电流或阻性缺陷(resistive defect)引起的位翻转、即位值和/或互补位值中的翻转。均衡器电路250与寄存器堆210耦合，以在寄存器堆的写操作或周期期间防止寄存器堆210中的电压线浮动，即在未确定电压电平的电压。
改进寄存器堆210的最小工作电压的逻辑包含在但不限于处理器、控制器以及需要寄存器堆的任何装置中。图2所示的逻辑不是要进行限制。在本发明的一个实施例中，该逻辑中的所有块组合成单个块。在本发明的另一个实施例中，该逻辑嵌入寄存器堆210中。相关领域的普通技术人员会理解，能够使用该逻辑的其它配置，而不影响本发明的工作方式。
图3示出根据本发明的一个实施例、降低寄存器堆的最小工作电压的电路图300。为了说明的清楚起见，参照图2来论述图3。位单元0310、位单元1320和位单元7330示出寄存器堆210的位单元。为了说明的清楚起见而没有示出位单元2-6，但这些位单元具有与位单元0310相同的功能性。
位单元0310具有交叉耦合晶体管111、112、113和114。NMOS晶体管116与位节点312和写位线150连接。NMOS晶体管115与bitx节点314和互补写位线(写位线#)155连接。NMOS晶体管115和116的栅节点连接到启用VCC的字线[0](WL[0][1]，第二个括号表示启用VCC的字线的逻辑状态)382。为了说明的清楚起见，读取位节点312的电路在图1中未示出。位单元1-7具有与位单元0310相同的设计，并且本文中不作赘述。
PMOS晶体管342连接到电源电压360，并且它在PMOS晶体管342被激活或启用时将电压VCC_A 390提供给每个位单元0-7的PMOS晶体管111。写位线150经由PMOS晶体管342的栅节点来控制PMOS晶体管342的激活。PMOS晶体管346连接到电源电压360，并且它在PMOS晶体管346被激活或启用时将电压VCC_B 392提供给每个位单元0-7的PMOS晶体管112。互补写位线155经由PMOS晶体管346的栅节点来控制PMOS晶体管346的激活。在本发明的一个实施例中，PMOS晶体管342和346执行PMOS强度削弱电路220的功能性。
在本发明的一个实施例中，均衡器电路250与电压VCC_A 390和电压VCC_B 392耦合，以在寄存器堆210的写操作或周期期间防止它们浮动。在本发明的一个实施例中，均衡器电路250采用两个PMOS晶体管350和352来实现。PMOS晶体管350的源节点连接到电压VCC_A 390，并且PMOS晶体管352的漏节点连接到电压VCC_B 392。PMOS晶体管350的漏节点连接到PMOS晶体管352的源节点。PMOS晶体管350和352的栅节点连接到地电压。均衡器电路250的实现不是要进行限制，并且相关领域的普通技术人员会易于理解，能够使用其它均衡器电路，而不影响本发明的工作方式。
在本发明的一个实施例中，保持电压电路230与电压VCC_A 390和电压VCC_B 392耦合，以在寄存器堆210处于不活动模式时将电流供给寄存器堆210的每个位单元。在本发明的一个实施例中，保持电压电路210提供电流以防止由泄漏电流引起的任何位翻转，即，位节点312中存储的位值和/或bitx节点314中存储的互补位值中的翻转。在本发明的一个实施例中，保持电压电路230采用两个PMOS晶体管344和348来实现。PMOS晶体管344和348的漏节点分别连接到电压VCC_A 390和电压VCC_B 392。PMOS晶体管344和348的源节点连接到电源360。PMOS晶体管344和348的栅节点连接到写启用信号380。在本发明的一个实施例中，写启用信号380根据写启用时钟以及至寄存器堆210的输入数据的最高有效位地址信号来生成。
写启用信号380在寄存器堆210的任何非活动写周期或操作期间启用保持电压电路230。保持电压电路230意在作为说明，并且相关领域的普通技术人员会易于理解，能够使用其它保持电压电路，而不影响本发明的工作方式。
当寄存器堆210处于空闲周期时，写启用信号380设置为逻辑0，以启用保持电压电路230，即晶体管344和348。晶体管344和348由写启用信号380来激活，并且电压VCC_A 390和电压VCC_B 392保持或设置为电源电压。在写周期开始时，写启用信号380禁用保持电压电路230。
当寄存器堆210的位单元0310处于写周期时，为了便于说明，假定写位线150和互补写位线155分别设置为逻辑1和逻辑0。假定存储在位节点312的位值以及存储在bitx节点314的互补位值分别存储逻辑0和逻辑1的值。写启用信号380在写周期期间设置为逻辑1，以禁用PMOS晶体管344和348。
在写周期之前，至PMOS晶体管342和346的电流无法同时接通，因为它们由互斥信号、即写位线150和互补写位线155来控制。为了便于说明，对于当前写周期，写位线150设置在逻辑0，而互补写位线155设置在逻辑1。因此，激活PMOS晶体管346，而停用PMOS晶体管342。在写周期之前，电路300处于保持模式，并且当写启用信号380设置为逻辑0时，PMOS器件344和348分别维持或提供VCC_A 390和VCC_B 392。VCC_A 390还具有通过PMOS晶体管346、352和350的并联维持通路。在写周期期间，保持PMOS晶体管344和348断开，并且在bitx节点314处的PMOS强度被削弱，因为它仅由PMOS晶体管346、352和350的串联连接来维持。bitx节点314具有PMOS晶体管350、352和346的组合的较低或削弱的有效PMOS强度。因此，向bitx节点314写入逻辑0的争用因写干扰比的增加而显著减轻。
PMOS晶体管346帮助完成向位节点312写入逻辑1，因为它上拉PMOS晶体管112。在本发明的一个实施例中，在写周期期间在位节点312和bitx节点314处的不对称PMOS强度减轻或减小寄存器位单元310中的争用，而不影响写操作的完成，并且改进寄存器堆210的VCCmin。
在位节点312处的NMOS强度由NMOS晶体管370所形成的NMOS堆栈(stack)来削弱。在本发明的一个实施例中，NMOS晶体管370执行NMOS强度削弱电路240的功能性。NMOS晶体管370的栅节点连接到电源360，并且NMOS晶体管370被启用。NMOS晶体管370允许位节点312更快上升，并且帮助在bitx节点314处的争用晶体管111更快断开。它还改进在低电压的写延迟。在本发明的一个实施例中，允许寄存器堆210工作在较低电压，而无需增加位单元的面积。通过工作在较低电压，寄存器堆210允许系统节省功率，并且改进系统性能与消耗功率之比。
图4示出根据本发明的一个实施例、实现本文所述方法的系统400。系统400包括但不限于台式计算机、膝上型计算机、上网本、笔记本计算机、个人数字助理(PDA)、服务器、工作站、蜂窝电话、移动计算装置、因特网设备或者任何其它类型的计算装置。在另一个实施例中，用于实现本文所述方法的系统400可以是片上系统(System On a Chip，SOC)系统。
处理器410具有运行系统400的指令的处理核心412。处理核心412包括但不限于取指令的预取逻辑、对指令进行解码的解码逻辑、运行指令的执行逻辑和诸如此类。处理器410具有缓存系统400的指令和/或数据的高速缓冲存储器416。在本发明的另一个实施例中，高速缓冲存储器416包括但不限于处理器410中高速缓冲存储器的第1级、第2级和第3级高速缓冲存储器或者任何其它配置。在本发明的一个实施例中，处理器410具有寄存器堆210以及降低寄存器堆210的最小工作电压的逻辑。
存储器控制集线器(Memory Control Hub，MCH)414执行使处理器410能够存取包括易失性存储器432和/或非易失性存储器434的存储器430并且与其进行通信的功能。易失性存储器432包括但不限于同步动态随机存取存储器(SDRAM)、动态随机存取存储器(DRAM)、RAMBUS动态随机存取存储器(RDRAM)和/或任何其它类型的随机存取存储器装置。非易失性存储器434包括但不限于NAND闪速存储器、相变存储器(PCM)、只读存储器(ROM)、电可擦可编程只读存储器(EEPROM)或者任何其它类型的非易失性存储器装置。
存储器430存储将由处理器410运行的信息和指令。存储器430还可在处理器410正运行指令时存储临时变量或者其它中间信息。芯片组420经由点对点(PtP)接口417和422与处理器410连接。芯片组420使处理器410能够连接到系统400中的其它模块。在本发明的一个实施例中，接口417和422按照例如
快速通路互连(QuickPath Interconnect，QPI)或诸如此类的PtP通信协议来工作。芯片组420连接到显示装置440，显示装置440包括但不限于液晶显示器(LCD)、阴极射线管(CRT)显示器或者任何其它形式的可视显示装置。
另外，芯片组420连接到互连各种模块474、460、462、464和466的一个或多个总线450和455。如果在总线速度或通信协议方面存在不匹配，则总线450和455可经由总线桥472互连在一起。芯片组420与非易失性存储器460、大容量存储装置462、键盘/鼠标464和网络接口466耦合，但不限于此。大容量存储装置462包括但不限于固态驱动器、硬盘驱动器、通用串行总线闪速存储器驱动器或者任何其它形式的计算机数据存储介质。网络接口466使用任何类型的众所周知的网络接口标准来实现，包括但不限于以太网接口、通用串行总线(USB)接口、外围组件互连快速(PCI Express)接口、无线接口和/或任何其它合适类型的接口。无线接口按照但不限于IEEE 802.11标准及其相关系列、家庭插座AV(Home Plug AV，HPAV)、超宽带(UWB)、蓝牙、WiMax或者任何形式的无线通信协议来工作。
虽然图4中所示的模块示为系统400中的单独块，但是这些块中的一些所执行的功能可集成在单个半导体电路中，或者可使用两个或更多单独的集成电路来实现。例如，虽然高速缓冲存储器416示为处理器410中的单独块，但是高速缓冲存储器416能够分别结合到处理器核心412中。在本发明的另一个实施例中，系统400可包括不止一个处理器/处理核心。
本文所公开的方法可通过硬件、软件、固件或它们的任何其它组合来实现。虽然描述了本公开主题的实施例的示例，但是相关领域的普通技术人员会易于理解，备选地可使用实现本公开主题的许多其它方法。在前面的描述中，已经描述了本公开主题的各个方面。为了便于说明，提出具体数量、系统和配置，以便透彻地理解本主题。但是，获益于本公开的相关领域的技术人员清楚地知道，即使没有这些具体细节也可实施本主题。在其它情况下，众所周知的特征、组件或模块被省略、简化、组合或者分离，以免影响对本公开主题的理解。
本文所使用的术语“可操作”表示装置、系统、协议等在装置或系统处于断电(off-powered)状态时能够操作或者适合操作以实现其预期功能性。本公开主题的各种实施例可通过硬件、固件、软件、或者它们的组合来实现，并且可参照或者结合程序代码来描述，所述程序代码包括例如指令、函数、过程、数据结构、逻辑、应用程序、用于设计的模拟、仿真和制作的设计表示或格式，在由机器存取时使机器执行任务、定义抽象数据类型或低级硬件上下文或者产生结果。
附图中所示的技术可使用在例如通用计算机或计算装置等一个或多个计算装置上存储和运行的代码和数据来实现。这类计算装置使用例如机器可读存储介质(例如，磁盘、光盘、随机存取存储器、只读存储器、闪速存储器装置、相变存储器)和机器可读通信介质(例如电、光、声或其它形式的传播信号一例如载波、红外信号、数字信号等等)等机器可读介质来存储和传递(内部和通过网络与其它计算装置)代码和数据。
虽然参照说明性实施例描述了本公开主题，但这种描述不应当被理解为限制性的。本公开主题所涉及的领域的技术人员清楚知道的本主题的说明性实施例的各种修改以及本主题的其它实施例被认为属于本公开主题的范围之内。
Claims (24)
1.一种设备，包括：
耦合到多个寄存器堆位单元的电路，响应至所述多个寄存器堆位单元的输入数据而降低所述多个寄存器堆位单元的最小工作电压。
2.如权利要求1所述的设备，其中，降低所述多个寄存器堆位单元的所述最小工作电压的所述电路将分别向每个寄存器堆位单元的位节点和互补位节点提供第一P沟道金属氧化物半导体场效应晶体管(MOSFET)(PMOS)强度和第二PMOS强度，其中，所述第一PMOS强度不同于所述第二PMOS强度。
3.如权利要求2所述的设备，其中，分别向每个寄存器堆位单元的所述位节点和所述互补位节点提供所述第一PMOS强度和所述第二PMOS强度的所述电路将响应每个寄存器堆位单元的写操作而分别向每个寄存器堆位单元的所述位节点和所述互补位节点提供所述第一PMOS强度和所述第二PMOS强度。
4.如权利要求1所述的设备，其中，降低所述多个寄存器堆位单元的所述最小工作电压的所述电路将至少部分根据写启用信号向所述多个寄存器堆位单元提供保持电压，其中，所述写启用信号是写数据的地址解码信号，并且响应所述多个寄存器堆位单元的不活动模式而停用。
5.如权利要求1所述的设备，其中，降低所述多个寄存器堆位单元的所述最小工作电压的所述电路将削弱在每个寄存器堆位单元的每个位节点处的N沟道MOSFET(NMOS)强度。
6.如权利要求4所述的设备，其中，所述电路包括第一P沟道金属氧化物半导体场效应晶体管(MOSFET)(PMOS)晶体管和第二PMOS晶体管，其中，提供所述保持电压的所述电路将：
经由所述第一PMOS晶体管的漏节点向每个寄存器堆位单元的第一节点提供第一电压；以及
经由所述第二PMOS晶体管的漏节点向每个寄存器堆位单元的第二节点提供第二电压，其中，所述第一PMOS晶体管的栅节点和所述第二PMOS晶体管的栅节点将连接到所述写启用信号，并且所述第一PMOS晶体管的源节点和所述第二PMOS晶体管的源节点将连接到电源电压。
7.如权利要求6所述的设备，其中，所述电路还包括防止所述第一电压和所述第二电压浮动的均衡器电路。
8.如权利要求7所述的设备，其中，所述均衡器电路包括：
第三PMOS晶体管，其中，所述第三PMOS晶体管的源节点将连接到所述第一电压；以及
第四PMOS晶体管，其中，所述第四PMOS晶体管的漏节点将连接到所述第二电压，所述第三PMOS晶体管的漏节点将连接到所述第四PMOS晶体管的源节点，以及所述第三PMOS晶体管的栅节点和所述第四PMOS晶体管的栅节点将连接到地电压。
9.如权利要求2所述的设备，其中，所述电路还包括：
向每个寄存器堆位单元的所述位节点至少部分提供所述第一PMOS强度的第五PMOS晶体管，其中，所述第五PMOS晶体管的漏节点将连接到所述第一电压，所述第五PMOS晶体管的栅节点将连接到所述多个寄存器堆位单元的写位线，以及所述第五PMOS晶体管的源节点将连接到电源电压。
10.如权利要求6所述的设备，其中，所述电路还包括：
向每个寄存器堆位单元的所述互补位节点至少部分提供所述第二PMOS强度的第六PMOS晶体管，其中，所述第六PMOS晶体管的漏节点将连接到所述第二电压，所述第六PMOS晶体管的栅节点将连接到所述多个寄存器堆位单元的互补写位线，以及所述第六PMOS晶体管的源节点将连接到所述电源电压。
11.如权利要求3所述的设备，其中，所述电路包括：
削弱在每个寄存器堆位单元的每个位节点处的所述NMOS强度的NMOS晶体管，其中，所述NMOS晶体管的栅节点将连接到电源电压，所述NMOS晶体管的源节点将连接到地电压，以及所述NMOS晶体管的漏节点将连接到每个寄存器堆位单元中的至少一个NMOS晶体管的源节点。
12.一种设备，包括：
具有一个或多个位单元的寄存器堆；以及
与所述寄存器堆耦合的逻辑，至少部分根据至所述寄存器堆的输入数据信号来减小每个位单元中的N沟道金属氧化物半导体场效应晶体管(MOSFET)(NMOS)器件与P沟道MOSFET(PMOS)器件之间的争用。
13.如权利要求12所述的设备，其中，每个位单元包括交叉耦合晶体管，并且所述逻辑包括：
与电源电压和所述交叉耦合晶体管耦合的第一晶体管，向所述交叉耦合晶体管提供第一电压，其中，所述第一晶体管将由至所述寄存器堆的写位线信号来控制；以及
与所述电源电压和所述交叉耦合晶体管耦合的第二晶体管，向所述交叉耦合晶体管提供第二电压，其中，所述第二晶体管将由至所述寄存器堆的互补写位线信号来控制。
14.如权利要求12所述的设备，其中，所述逻辑还包括：
与所述第一电压和所述第二电压耦合的均衡器电路，响应所述寄存器堆的写操作而防止所述第一电压和所述第二电压浮动。
15.如权利要求12所述的设备，其中，所述逻辑还包括：
与所述电源电压、所述第一电压和所述第二电压耦合的保持电压电路，响应所述寄存器堆的不活动模式而将电流供给所述寄存器堆的每个位单元。
16.如权利要求15所述的设备，其中，所述保持电压电路将至少部分由写启用时钟以及所述输入数据信号的最高有效位地址信号来控制。
17.如权利要求12所述的设备，其中，所述逻辑还包括：
与地电压和所述交叉耦合晶体管耦合的电路，削弱每个位单元中的所述交叉耦合晶体管中的NMOS晶体管的强度。
18.一种方法，包括：
减小寄存器堆的每个位单元中的N沟道金属氧化物半导体场效应晶体管(MOSFET)(NMOS)器件与P沟道MOSFET(PMOS)器件之间的争用，而不增加每个位单元的面积。
19.如权利要求18所述的方法，其中，减小寄存器堆的每个位单元中的所述NMOS器件与所述PMOS器件之间的所述争用而不增加每个位单元的面积包括，至少部分根据至所述寄存器堆的输入数据信号来减小寄存器堆的每个位单元中的所述NMOS器件与所述PMOS器件之间的所述争用，而不增加每个位单元的面积。
20.如权利要求18所述的方法，其中，减小所述寄存器堆的每个位单元中的所述NMOS器件与所述PMOS器件之间的所述争用而不增加每个位单元的面积包括，在所述寄存器堆的每个位单元中的位节点和互补位节点提供不对称PMOS强度。
21.如权利要求20所述的方法，其中，在所述寄存器堆的每个位单元中的所述位节点和所述互补位节点提供所述不对称PMOS强度包括：
向所述交叉耦合晶体管提供第一电压，其中，所述第一晶体管将由至所述寄存器堆的写位线信号来控制；以及
向所述交叉耦合晶体管提供第二电压，其中，所述第二晶体管将由至所述寄存器堆的互补写位线信号来控制。
22.如权利要求21所述的方法，还包括：
响应所述寄存器堆的写操作而防止所述第一电压和所述第二电压浮动。
23.如权利要求18所述的方法，还包括：
响应所述寄存器堆的不活动模式而将电流供给所述寄存器堆的每个位单元。
24.如权利要求18所述的方法，其中，减小所述寄存器堆的每个位单元中的所述NMOS器件与所述PMOS器件之间的所述争用而不增加每个位单元的面积包括，削弱所述寄存器堆的每个位单元中的NMOS晶体管的强度。
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| US10802754B2 (en) * | 2018-03-12 | 2020-10-13 | Micron Technology, Inc. | Hardware-based power management integrated circuit register file write protection |
Citations (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6212109B1 (en) * | 1999-02-13 | 2001-04-03 | Integrated Device Technology, Inc. | Dynamic memory array having write data applied to selected bit line sense amplifiers before sensing to write associated selected memory cells |
| CN1667744A (zh) * | 2003-12-11 | 2005-09-14 | 国际商业机器公司 | 用于具有动态升压字线的寄存器堆中的性能提高技术 |
| CN101083131A (zh) * | 2006-06-02 | 2007-12-05 | 国际商业机器公司 | 寄存器堆元件和电路以及操作寄存器堆电路的方法 |
| US20080266995A1 (en) * | 2007-02-02 | 2008-10-30 | Yolin Lih | Method of selectively powering memory device |
| CN101582292A (zh) * | 2008-05-14 | 2009-11-18 | 台湾积体电路制造股份有限公司 | 存储器电路与存储器电路操作方法 |
Family Cites Families (7)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP4198201B2 (ja) | 1995-06-02 | 2008-12-17 | 株式会社ルネサステクノロジ | 半導体装置 |
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Patent Citations (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6212109B1 (en) * | 1999-02-13 | 2001-04-03 | Integrated Device Technology, Inc. | Dynamic memory array having write data applied to selected bit line sense amplifiers before sensing to write associated selected memory cells |
| CN1667744A (zh) * | 2003-12-11 | 2005-09-14 | 国际商业机器公司 | 用于具有动态升压字线的寄存器堆中的性能提高技术 |
| CN101083131A (zh) * | 2006-06-02 | 2007-12-05 | 国际商业机器公司 | 寄存器堆元件和电路以及操作寄存器堆电路的方法 |
| US20080266995A1 (en) * | 2007-02-02 | 2008-10-30 | Yolin Lih | Method of selectively powering memory device |
| CN101582292A (zh) * | 2008-05-14 | 2009-11-18 | 台湾积体电路制造股份有限公司 | 存储器电路与存储器电路操作方法 |
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