CN102194750A

CN102194750A - 制作互补型金属氧化物半导体器件的方法

Info

Publication number: CN102194750A
Application number: CN2010101245065A
Authority: CN
Inventors: 黄敬勇; 韩秋华; 王新鹏
Original assignee: Semiconductor Manufacturing International Shanghai Corp
Current assignee: Semiconductor Manufacturing International Shanghai Corp; Semiconductor Manufacturing International Beijing Corp
Priority date: 2010-03-11
Filing date: 2010-03-11
Publication date: 2011-09-21

Abstract

本发明公开了一种制作互补型金属氧化物半导体器件的方法，其包括NMOS区域和PMOS区域，该NMOS区域和PMOS区域上分别沉积有第一金属层和第二金属层，该方法包括：在NMOS区域和PMOS区域的上方沉积第一阻挡层；在所述第一阻挡层的上方沉积张应力层；去除所述PMOS区域的张应力层和所述PMOS区域至少部分第一阻挡层；在所述NMOS区域和PMOS区域的上方沉积压应力层；去除所述NMOS区域的压应力层，得到包括具有压应力层的PMOS区域和具有张应力层的NMOS区域的互补型金属氧化物半导体器件。本发明的方法可以有效地防止CMOS器件的金属层在刻蚀应力层的时候产生表面缺陷，并可以提高了制备半导体器件的良品率。

Description

制作互补型金属氧化物半导体器件的方法

技术领域

本发明涉及半导体制作工艺，特别涉及制作互补型金属氧化物半导体器件的方法。

背景技术

集成电路的制作需要根据指定的电路布局在给定的芯片区域上形成大量的电路元件。考虑到操作速度、耗电量及成本效率的优异特性，CMOS(互补型金属氧化物半导体)技术目前是最有前景的用于制作复杂电路的方法之一。在使用COMS技术制作复杂的集成电路时，有数百万个晶体管(例如，N沟道晶体管与P沟道晶体管)形成于包含结晶半导体层的衬底上。不论是N沟道晶体管还是P沟道晶体管，CMOS晶体管都含有所谓的PN结，PN结由以下两者的界面形成：高浓度掺杂的漏极/源极区、以及配置于该漏极区与该源极区之间的反向掺杂沟道。

在CMOS晶体管结构中，用形成于沟道区附近且通过薄绝缘层而与该沟道区分隔的栅极电极来控制沟道区的导电率，例如控制导电沟道的驱动电流能力。当在栅极电极上施加适当的控制电压形成导电沟道后，沟道区的导电率取决于掺杂浓度和多数电荷载流子的迁移率。对于沟道区在晶体管宽度方向的给定延伸部分而言，沟道区的导电率取决于源极区与漏极区之间的距离，该距离也被称作沟道长度。因此，沟道区的导电率是决定CMOS晶体管效能的主要因素。因此，减小沟道长度以及减小与沟道长度相关联的沟道电阻率，成为用来提高集成电路操作速度的重要设计准则。

然而，持续缩减晶体管尺寸从而减小沟道长度会带来诸多问题，例如沟道的可控性减小。这些问题必须加以克服，以免过度地抵消掉逐步减小CMOS晶体管沟道长度所得到的优势。另外，持续减小关键尺寸还需要相适应的工艺技术或开发更复杂的工艺技术用来补偿短沟道效应，因此从工艺角度上看会越来越困难。目前已提出从另一个角度来提高晶体管的开关速度，即通过对于给定沟道长度增大沟道的电子载流子迁移率。这种提高载流子迁移率的方法可以避免或至少延缓在与装置缩放尺寸相关联的工艺中所遇到的许多问题。

在制造过程中采用多样的改善方法以获取更高的元件性能。半导体器件衬底中的机械应力已被广泛应用于调节器件的性能。例如，在硅中，当沟道膜处于在电流方向的压应力之下和/或处于在硅膜法线方向的张应力之下时，空穴迁移率提高；而当硅膜处于电流方向的张应力之下和/或处于硅膜法线方向的压应力下时，电子迁移率提高。因此，可以在P沟道场效应管和/或N沟道场效应管的沟道区中有利地产生压应力和/或张应力，以增强这样的器件的性能，即具有区域化应力结构的CMOS，其在沿着源极-漏极的方向上，在NMOS的N型通道表面形成张应力(Tensile Stress)的应力层，可以增加电子的迁移率，而在沿着源极-漏极的方向上，在PMOS的P型通道表面形成压应力(Compressive Stress)的应力层，可以提高空穴的迁移率。

图1A为现有技术中形成有金属层的CMOS器件的结构示意图，CMOS器件包括PMOS区域102和NMOS区域103。该PMOS区域102具有源极、漏极和第一栅极104’，NMOS区域103具有源极、漏极和第二栅极104。另外，在PMOS区域102的源极和漏极上方形成SiGe金属层105’，在NMOS区域103的源极和漏极上方形成NiSi金属层105，该金属层用以增加CMOS器件的电学性能。

图1B至图1I显示了在所述CMOS器件上制备具有张应力层110的NMOS区域103和具有压应力层112的PMOS区域102的示意图。

参照图1B所示，在CMOS器件上方沉积一层张应力层110，其覆盖PMOS区域102和NMOS区域103；接着，如图1C所示，在NMOS区域103的张应力层110的上方涂覆光刻胶，利用一掩膜进行曝光，经显影等工艺得到第一光刻胶图层111，该第一光刻胶图层111覆盖NMOS区域103，暴露出PMOS区域102；再者，如图1D所示，利用第一光刻胶图层111为掩膜刻蚀掉PMOS区域102的张应力层110；然后，如图1E所示，去除第一光刻胶图层111。

接着，如图1F所示，在PMOS区域102和具有张应力层110的NMOS区域103的上方形成一层压应力层112；接着，如图1G所示，在PMOS区域102的压应力层112上涂覆另一层光刻胶，利用另一掩膜进行曝光，经显影等工艺后，便得到了第二光刻胶图层113，该第二光刻胶图层113覆盖了PMOS区域102的压应力层112，暴露出NMOS区域103的压应力层112；如图1H所示，利用第二光刻胶图层113为掩膜刻蚀掉NMOS区域103的压应力层112；如图1I所示，得到包括具有张应力层110的NMOS区域103和具有压应力层112的PMOS区域102的CMOS器件。

然而，在上述去除PMOS区域102上方的张应力层110时，很容易导致CMOS器件中SiGe金属层105’出现表面缺陷现象，由此导致具有应力层的CMOS器件的电学性能会降低，从而降低制备半导体器件的良品率。如何避免在制备具有应力层的CMOS器件过程中对该CMOS器件的金属层造成破坏，成为当前需要解决的技术问题。

发明内容

在发明内容部分中引入了一系列简化形式的概念，这将在具体实施方式部分中进一步详细说明。本发明的发明内容部分并不意味着要试图限定出所要求保护的技术方案的关键特征和必要技术特征，更不意味着试图确定所要求保护的技术方案的保护范围。

为了解决上述的问题，本发明提出了一种制作互补型金属氧化物半导体器件的方法，所述互补型金属氧化物半导体器件包括NMOS区域和PMOS区域，该NMOS区域和PMOS区域上分别沉积有第一金属层和第二金属层，所述方法包括：

在NMOS区域和PMOS区域的上方沉积第一阻挡层；

在所述第一阻挡层的上方沉积张应力层；

去除所述PMOS区域的张应力层和所述PMOS区域至少部分的第一阻挡层；

在所述NMOS区域和所述PMOS区域的上方沉积压应力层；

去除所述NMOS区域的压应力层，得到包括具有压应力层的PMOS区域和具有张应力层的NMOS区域的互补型金属氧化物半导体器件。

进一步地，所述第一阻挡层为无应力的SIN层或氧化层。

进一步地，所述第一阻挡层的厚度为50埃-100埃。

进一步地，所述在NMOS区域和PMOS区域的上方沉积第一阻挡层是通过化学气相沉积法实施的。

进一步地，所述去除所述PMOS区域的张应力层和所述PMOS区域至少部分第一阻挡层包括：

去除所述PMOS区域的张应力层；

去除所述PMOS区域的全部第一阻挡层。

去除所述PMOS区域的张应力层；

去除所述PMOS区域的部分第一阻挡层。

进一步地，所述压应力层或张应力层的材料为氮化硅。

进一步地，所述第一金属层和第二金属层的材料相同。

进一步地，所述第一金属层为NiSi层，所述第二金属层为SiGe层。

进一步地，所述张应力层和压应力层分别为多层。

根据本发明，通过在将应力层沉积在CMOS器件之前，先沉积一层较薄的无应力的SIN层，可以有效地防止CMOS器件的金属层在刻蚀应力层的时候产生表面缺陷，进而制备出具有应力层的且电学性能符合实际需求的CMOS器件，有效地提高了制备半导体器件的良品率。

附图说明

本发明的下列附图在此作为本发明的一部分用于理解本发明。附图中示出了本发明的实施例及其描述，用来解释本发明的原理。在附图中，

图1A至图1I为使用现有技术制备具有应力层的CMOS器件的示意图；

图2A至图2J是根据本发明的方法的一个实施例制备具有应力层的CMOS器件的示意图；

图3A和图3B分别为现有技术的方法和本发明的方法在去除张应力层后的SiGe层的SEM示意图；

图4为通过本发明的方法制备具有应力层的CMOS器件的步骤流程图。

具体实施方式

在下文的描述中，给出了大量具体的细节以便提供对本发明更为彻底的理解。然而，对于本领域技术人员来说显而易见的是，本发明可以无需一个或多个这些细节而得以实施。在其他的例子中，为了避免与本发明发生混淆，对于本领域公知的一些技术特征未进行描述。

为了彻底了解本发明，将在下列的描述中提出详细的步骤，以便说明本发明是如何通过改进制作CMOS器件的工艺来解决现有的CMOS器件中的金属层的表面缺陷的问题。显然，本发明的施行并不限定于半导体领域的技术人员所熟习的特殊细节。本发明的较佳实施例详细描述如下，然而除了这些详细描述外，本发明还可以具有其他实施方式。

本发明是通过CMOS器件的金属层上直接沉积应力层之前，先沉积一层较薄的无应力的第一阻挡层，该第一阻挡层可以有效地防止刻蚀应力层时对CMOS器件的金属层产生表面缺陷。通过本发明的方法提高了制备具有应力层的CMOS器件的良品率，降低了上述CMOS器件的漏电流。

图2A至图2J示出了根据本发明的一个实施例制备具有应力层的CMOS器件的示意图。

首先，如图2A所示，提供一CMOS器件，该CMOS器件包括被浅沟槽隔开的PMOS区域202和NMOS区域203。该PMOS区域202具有源极、漏极和第一栅极204’，NMOS区域203具有源极、漏极和第二栅极204。另外，在PMOS区域202的源极和漏极上方形成SiGe金属层205’，在NMOS区域203的源极和漏极上方形成NiSi金属层205，该金属层用以增强CMOS器件内部的电子/空穴的迁移率。

图2B至图2J显示了在图2A所示的CMOS器件上制备具有张应力层211的NMOS区域203和具有压应力层213的PMOS区域202的示意图。

如图2B所示，在整个结构上方沉积形成一层无应力的第一阻挡层210，优选采用CVD方法进行沉积，该第一阻挡层210比较薄，且该第一阻挡层210中无任何应力，其材料可以是氧化层或者氮化硅层。另外，该第一阻挡层210还可以包括两层，即先沉积的无应力SIN层，以及在该SIN层的上方沉积的氧化层。优选使用氮化硅材料形成无应力的第一阻挡层210。第一阻挡层210的厚度可以在50～100埃的范围内选择。

接着，如图2C所示，在第一阻挡层210的上方以大气压化学气相沉积(SACVD)方式形成一层张应力层211，材料可以是但不限于氮化硅，厚度大约为450～550埃，优选为500埃。进一步地，还可以在该张应力层211上再次沉积其他层(图中未示出)以满足实际工艺需求。

然后，如图2D所示，在NMOS区域203的上方涂覆第一光刻胶图层212，该第一光刻胶图层212覆盖NMOS区域203的张应力层211，暴露出PMOS区域202的张应力层211。接着，如图2E所示，对PMOS区域202的张应力层211和第一阻挡层210进行刻蚀，优选采用干刻蚀法进行刻蚀，去除PMOS区域202的张应力层211和第一阻挡层210。本实施例中是将张应力层211和第一阻挡层210完全去除。当然，可以选择部分刻蚀第一阻挡层210。然后，如图2F所示，采用灰化的方法去除第一光刻胶图层212。

其次，如图2G所示，在PMOS区域202和具有张应力层211的NMOS区域203的上方形成一层压应力层213，该压应力层213可通过CVD方法沉积，该压应力层的材料可以是但不限于氮化硅，厚度大约为500埃左右。进一步地，还可以在该压应力层213上再次其他层(图中未示出)。接着，如图2H所示，在PMOS区域202的压应力层213上方涂覆一层掩膜即第二光刻胶图层214，其覆盖PMOS区域202，暴露出NMOS区域203的压应力层213。然后，如图2I所示，对该NMOS区域203的压应力层213进行回蚀，去除NMOS区域203的压应力层213，该处可以选用干刻蚀法进行回蚀。最后，如图2J所示，采用灰化的方法去除第二光刻胶图层214，得到包括具有压应力层213的PMOS区域和具有张应力层211的NMOS区域的CMOS器件。

需要说明的是，在PMOS区域202的金属层205’的材料还可以选择为钨、钛或其他合适的金属或其合金。在NMOS区域203的金属层205的材料也可以选择为钨、钛或是其他合适的材料，其中，金属层205’和金属层205的形成方式可以是化学气相沉积(CVD)或物理气相沉积(PVD)，本实施例中选择金属层205’的材料为SiGe合金，金属层205的材料为NiSi合金。相比其他金属材料，该NiSi合金和SiGe合金可以更有效地提高CMOS器件的电学性能(如电子迁移率)。

如图3A和图3B所示，图3A示出了采用现有技术的方法在刻蚀张应力层后的获取的SiGe金属层的SEM示意图，图3B示出了采用本发明的方法在刻蚀张应力层后的获取的SiGe金属层的SEM示意图。图3A中的SiGe上出现较多的表面缺陷，而图3B的SiGe表面无明显缺陷。产生该技术效果的原因目前尚不清楚，但发明人推测如下：现有技术的SiGe层的表面缺陷可能是由于去除张应力层时产生的某种应力，破坏了该SiGe的表面结构，，从而在SEM图中显示为SiGe的表面缺陷，进而导致采用现有技术的方法制备的具有应力层的CMOS器件的电学性能降低。

然而，在如图3B所示的采用本发明的方法去除PMOS区域202的张应力层211后的SiGe的SEM图中，由于在CMOS器件上沉积张应力层211之前，预先沉积了第一阻挡层210，因此使得在刻蚀完张应力层211后，SiGe层的表面仍然完好无损。

另外，在对采用本发明方法制备的具有应力层的CMOS器件进行电性测试(WAT)分析时，结果发现使用上述本发明的方法得到的CMOS器件的漏电流非常小，相应的该CMOS器件电学参数(如饱和电流和栅极电压等)优于现有技术制备的CMOS器件的电学参数。由此可见，本发明的方法也可起到提高CMOS器件的电学性能的效果。

本实施例中采用先在CMOS器件上沉积SIN层210、其次张应力层211，进而去除PMOS区域202的张应力层211和SIN层210，再在上述的结构上沉积压应力层213，进一步去除NMOS区域203的压应力层213，得到包括具有压应力层213的PMOS区域202和具有张应力层211的NMOS区域的CMOS器件。本实施例中使用的张应力层211和压应力层213的材料均为SIN，故使用无应力的SIN层作为第一阻挡层210不会带来其它杂质，还可以防止沉积的张应力层211和压应力层213的厚度不一致，同时避免PMOS区域202的金属层不会受上述去除张应力层211时应力的影响。当然，该第一阻挡层210也可以选用其他材料。另外，本实施例中是将PMOS区域202的第一阻挡层210完全刻蚀。在实际的工艺中，制备张应力层211和压应力层213的厚度可能会不同，为后续工艺方便，可以采用部分刻蚀第一阻挡层210的方式，其第一阻挡层210的刻蚀程度依据具体的工艺需求进行设定。

需要说明的是，本实施例中使用的沉积张应力层211或压应力层213的方法属于现有技术中的沉积方法，故不再详述该沉积方法。

图4为通过本发明的方法制备具有应力层的CMOS器件的步骤流程图。其具体的步骤包括：

步骤401：在CMOS器件(包括NMOS区域和PMOS区域)的上方沉积无应力的SIN层作为第一阻挡层；

步骤402：在上述步骤401的第一阻挡层的上方沉积一层张应力层；

步骤403：采用干法刻蚀去除上述PMOS区域上的张应力层和第一阻挡层；

步骤404：相应地，在PMOS区域和具有张应力层的NMOS区域上方沉积一层压应力层；

步骤405：去除上述NMOS区域上的压应力层，得到包括具有压应力层的PMOS区域和具有张应力层的NMOS区域的CMOS器件。

优选地，上述的张应力层和压应力层、第一阻挡层的材料优选均使用SIN，且所述第一阻挡层的厚度为50埃-100埃。本实施例中采用较薄的无应力的SIN层作为第一阻挡层，在刻蚀过程中可以有效地防止刻蚀应力层时对下层结构产生损害，由此提高了CMOS器件的整体性能，并提高了制备CMOS器件的良品率。

根据如上所述的实施例制作的半导体器件可以消除该器件中金属层的表面缺陷问题，上述方法可应用于多种集成电路(IC)中。根据本发明的IC例如是存储器电路，如随机存取存储器(RAM)、动态RAM(DRAM)、同步DRAM(SDRAM)、静态RAM(SRAM)、或只读存储器(ROM)等等。根据本发明的IC还可以是逻辑器件，如可编程逻辑阵列(PLA)、专用集成电路(ASIC)、合并式DRAM逻辑集成电路(掩埋式DRAM)或任意其他电路器件。根据本发明的IC芯片可用于例如用户电子产品，如个人计算机、便携式计算机、游戏机、蜂窝式电话、个人数字助理、摄像机、数码相机、手机等各种电子产品中，尤其是射频产品中。

本发明已经通过上述实施例进行了说明，但应当理解的是，上述实施例只是用于举例和说明的目的，而非意在将本发明限制于所描述的实施例范围内。此外本领域技术人员可以理解的是，本发明并不局限于上述实施例，根据本发明的教导还可以做出更多种的变型和修改，这些变型和修改均落在本发明所要求保护的范围以内。本发明的保护范围由附属的权利要求书及其等效范围所界定。

Claims

1.一种制作互补型金属氧化物半导体器件的方法，所述互补型金属氧化物半导体器件包括NMOS区域和PMOS区域，该NMOS区域和PMOS区域上分别沉积有第一金属层和第二金属层，所述方法包括：

在NMOS区域和PMOS区域的上方沉积第一阻挡层；

在所述第一阻挡层的上方沉积张应力层；

在所述NMOS区域和所述PMOS区域的上方沉积压应力层；

2.如权利要求1所述的方法，其特征在于，所述第一阻挡层为无应力的SIN层或氧化层。

3.如权利要求1所述的方法，其特征在于，所述第一阻挡层的厚度为50埃-100埃。

4.如权利要求1所述的方法，其特征在于，所述在NMOS区域和PMOS区域的上方沉积第一阻挡层是通过化学气相沉积法实施的。

5.如权利要求1所述的方法，其特征在于，所述去除所述PMOS区域的张应力层和所述PMOS区域至少部分第一阻挡层包括：

去除所述PMOS区域的张应力层；

去除所述PMOS区域的全部第一阻挡层。

6.如权利要求1所述的方法，其特征在于，所述去除所述PMOS区域的张应力层和所述PMOS区域至少部分第一阻挡层包括：

去除所述PMOS区域的张应力层；

去除所述PMOS区域的部分第一阻挡层。

7.如权利要求1所述的方法，其特征在于，所述压应力层或张应力层的材料为氮化硅。

8.如权利要求1所述的方法，其特征在于，所述第一金属层和第二金属层的材料相同。

9.如权利要求1所述的方法，其特征在于，所述第一金属层为NiSi层，所述第二金属层为SiGe层。

10.如权利要求1所述的方法，其特征在于，所述张应力层和压应力层分别为多层。