CN102169832A

CN102169832A - Esd器件的制作方法

Info

Publication number: CN102169832A
Application number: CN2011100576741A
Authority: CN
Inventors: 吴亚贞; 克里丝; 楼颖颖
Original assignee: Shanghai Huahong Grace Semiconductor Manufacturing Corp
Current assignee: Shanghai Huahong Grace Semiconductor Manufacturing Corp
Priority date: 2011-03-10
Filing date: 2011-03-10
Publication date: 2011-08-31

Abstract

本发明提供一种ESD器件的制作方法，包括：提供半导体衬底，所述半导体衬底内形成有沟槽；进行沉积工艺，在所述沟槽内形成衬垫层，所述衬垫层至少覆盖所述沟槽的侧壁和底部；在所述沟槽内填充多晶硅层；利用所述多晶硅层制作PN结二极管。本发明改善了所述衬垫层的均匀性，防止所述沟槽的侧壁和底部交界处由于衬垫层的厚度较小引起的漏电流问题，从而减小了ESD器件的功耗，与现有技术利用氧化工艺形成衬垫层相比，本发明没有增加半导体衬底的热预算。

Description

ESD器件的制作方法

技术领域

本发明涉及半导体技术领域，特别涉及ESD器件的制作方法。

背景技术

随着集成电路制造工艺水平进入集成电路线宽的深亚微米时代，集成电路中的MOS元件都采用LDD结构(Lightly Doped Drain)，并且硅化物工艺已经广泛应用于MOS元件的扩散层上，同时为了降低栅极多晶的串联扩散电阻，采用了多晶化合物的制造工艺。此外随着集成电路元件的缩小，MOS元件的栅极氧化层厚度越来越薄，这些制造工艺的改进可大幅度提高集成电路内部的运算速度，并可提高电路的集成度。随着所述工艺的改进，深亚微米集成电路更容易受到静电冲击而失效，使得产品的可靠性下降。

为了解决上述问题，现有技术提供一种ESD器件的制作方法，制作ESD器件以保护集成电路，防止集成电路受到静电冲击而失效。请参考图1～图4所示的现有的ESD器件的制作方法。首先，请参考图1，提供半导体衬底100，所述半导体衬底100上形成有氮化硅层101，所述氮化硅层101内形成有开口，所述开口露出下方的半导体衬底100。

然后，请参考图2，沿所述开口刻蚀所述半导体衬底100，在所述半导体衬底100内形成沟槽。

接着，继续参考图2，进行氧化工艺，在所述沟槽内形成衬垫氧化层102，所述衬垫氧化层102覆盖所述沟槽的侧壁和底部。所述衬垫氧化层102用于将后续形成的PN结二极管电学绝缘。

接着，请参考图3，在所述沟槽和开口内填充多晶硅层103，所述多晶硅层103与所述硬掩膜层101齐平。

最后，去除位于所述半导体衬底100上的硬掩膜层101和位于所述沟槽上方的衬垫氧化层102。之后利用所述多晶硅层103制作PN结二级管，所述PN结二极管作为ESD器件。

在申请公布号为CN101800246A的中国发明专利申请中可以发现更多关于现有的静电放电保护的信息。

在实际中，发现现有方法制作的ESD器件的功耗较大。

发明内容

本发明解决的问题是提供了一种ESD器件的制作方法，所述方法在不增加半导体衬底的热预算的情况下制作的衬垫层的厚度均匀，减小了制作的ESD器件的漏电流，从而减小了ESD器件的功耗。

为解决上述问题，本发明提供一种ESD器件的制作方法，包括：

提供半导体衬底，所述半导体衬底内形成有沟槽；

进行沉积工艺，在所述沟槽内形成衬垫层，所述衬垫层至少覆盖所述沟槽的侧壁和底部；

在所述沟槽内填充多晶硅层；

利用所述多晶硅层制作PN结二极管。

可选地，所述沉积工艺为低压化学气相沉积工艺、等离子体增强化学气相沉积工艺。

可选地，所述沉积工艺的温度范围为300～500摄氏度，时间范围为30～60秒。

可选地，所述衬垫层的厚度范围为1000～2200埃。

可选地，所述衬垫层的材质为氧化硅或氮氧化硅。

可选地，所述沟槽的制作方法包括：

在所述半导体衬底上形成硬掩膜层，所述硬掩膜层内形成有开口，所述开口露出下方的半导体衬底；

沿所述开口刻蚀所述半导体衬底，形成所述沟槽。

可选地，所述硬掩膜层包括：位于所述半导体衬底上的缓冲层和位于所述缓冲层上的氮化硅层。

可选地，所述缓冲层的材质为氧化硅或氮氧化硅。

可选地，所述缓冲层的厚度范围为30～300埃。

可选地，所述硬掩膜层的去除方法为湿法刻蚀工艺，所述缓冲层利用含有氢氟酸的溶液去除，所述氮化硅层利用含有热磷酸的溶液去除。

与现有技术相比，本发明具有以下优点：

本发明利用沉积工艺形成在所述沟槽内形成衬垫层，改善了所述衬垫层的均匀性，防止所述沟槽的侧壁和底部交界处由于衬垫层的厚度较小引起的漏电流问题，从而减小了ESD器件的功耗，与现有技术利用氧化工艺形成衬垫层相比，本发明没有增加半导体衬底的热预算。

附图说明

图1～图4是现有技术的ESD器件的制作方法剖面结构示意图；

图5是本发明的ESD器件的制作方法流程示意图；

图6～图11是本发明一个实施例的ESD器件制作方法剖面结构示意图。

具体实施方式

现有方法制作的ESD器件的功耗较大。经过发明人研究发现，造成所述ESD器件功耗大的原因是由于所述ESD器件存在漏电流。由于位于所述沟槽的侧壁和底部交界处的衬垫氧化层的厚度较薄，使得在所述沟槽的侧壁和底部交界处容易引起漏电流。具体地，请结合图2，在所述沟槽内形成衬垫氧化层102采用的是热氧化工艺，所述热氧化工艺造成所述沟槽的侧壁和底部交界处的衬垫氧化层102的厚度比其余部分的衬垫氧化层(即所述沟槽的侧壁和底部交界处以外的其他部分衬垫氧化层)，从而容易引起漏电流。

发明人考虑增加所述沟槽的侧壁和底部交界处的衬垫氧化层102的厚度，但是若采用热氧化工艺增加所述沟槽的侧壁和底部交界处的衬垫氧化层102的厚度，将会使其余部分的衬垫氧化层的厚度偏大，并且，采用热氧化工艺会增大所述半导体衬底100的热预算，不仅使得半导体衬底100容易变形，而且会使得半导体衬底100内的掺杂离子发生扩散(根据衬底的类型的不同，所述扩散分为硼扩散和磷扩散)，因此所述热预算也影响了器件的性能。

为了解决上述问题，发明人提出一种方法，所述方法在获得的衬垫氧化层的厚度均匀，在沟槽的侧壁和底部形成的衬垫氧化层的厚度与其余部分的衬垫氧化层的厚度相同，并且所述方法的热预算小，不会引起半导体红岑地变形，也不会引起掺杂离子扩散，因此，所述方法对器件的性能没有影响。

请参考图5所示的本发明的ESD器件制作方法流程示意图，所述方法包括：

步骤S1，提供半导体衬底，所述半导体衬底内形成有沟槽；

步骤S2，进行沉积工艺，在所述沟槽内形成衬垫层，所述衬垫层至少覆盖所述沟槽的侧壁和底部；

步骤S3，在所述沟槽内填充多晶硅层；

步骤S4，利用所述多晶硅层制作PN结二极管。

下面结合具体地的实施例对本发明的技术方案进行详细的说明。为了更好地说明本发明的技术方案，下面结合图6～图11所示的本发明的ESD器件制作方法剖面结构示意图对本发明实施例进行详细的说明。

首先，请参考图6，提供半导体衬底200，所述半导体衬底200的材质为硅、锗硅或绝缘体上硅。

然后，继续参考图6，在所述半导体衬底200上依次形成缓冲层201和氮化硅层202，所述缓冲层201和氮化硅层202构成硬掩膜层。

所述缓冲层201用于减小所述氮化硅层202与所述半导体衬底200之间的应力。作为一个实施例，所述缓冲层201的材质为氧化硅或氮氧化硅。所述缓冲层201的厚度范围为30～300埃。所述缓冲层201可以利用热氧化工艺或化学气相沉积工艺制作。

所述氮化硅层202利用现有的化学气相沉积工艺制作。所述氮化硅层202的厚度范围为1000～5000埃。

本实施例中，所述硬掩膜层由缓冲层201和氮化硅层202构成的双层结构，在其他的实施例中，所述硬掩膜层还可以仅由缓冲层201或氮化硅层202构成。

然后，继续参考图6，刻蚀所述缓冲层201和氮化硅层202，在所述缓冲层201和氮化硅层202内形成开口，所述开口露出下方的半导体衬底200。所述开口用于定义后续在半导体衬底200内形成的沟槽的位置和形状。所述开口的宽度和形状可以根据需要进行具体的设置。

接着，请参考图7，沿所述开口刻蚀所述半导体衬底200，在所述半导体衬底200内形成沟槽。所述采用刻蚀等离子体刻蚀，所述等离子体刻蚀利用氩离子的等离子体进行。

接着，请参考图8，进行沉积工艺，在所述沟槽内形成衬垫层203。本实施例中，所述衬垫层203覆盖所述沟槽的侧壁和底部，且所述衬垫层203还覆盖所述氮化硅层202的表面。所述衬垫层203一方面用于改善沟槽的侧壁和底部的形貌，更有利于后续的多晶硅层的沉积，另一方面所述衬垫层203用于将后续形成的PN结二极管与外部电绝缘。

所述衬垫层203的材质为氧化硅或氮氧化硅。所述沉积工艺可以为低压化学气相沉积工艺或等离子增强型化学气相沉积工艺。本发明采用沉积工艺形成所述衬垫层203，目的是在所述沟槽的侧壁和底部形成厚度相同的衬垫层，防止沟槽的侧壁和底部交界处的衬垫层的厚度较小引起漏电流。

作为一个实施例，所述衬垫层203的材质为氧化硅，其利用低压化学气相沉积工艺制作，所述低压化学气相沉积工艺的温度范围为300～500摄氏度，时间范围为30～60秒，形成的衬垫层203的厚度范围为1000～2200埃。

作为又一实施例，所述衬垫层203的材质还可以为氮氧化硅，其利用等离子体增强型化学气相沉积工艺制作。所述等离子体增强型化学气相沉积工艺的温度范围为350～450摄氏度，时间范围为30～50秒，形成的衬垫层203的厚度范围为1000～2200埃。

接着，请继续参考图8，在所述沟槽内形成多晶硅层204。所述多晶硅层204至少填充满所述沟槽，且所述多晶硅层204覆盖所述衬垫层203。

所述多晶硅层204的制作方法为现有的化学气相沉积工艺，作为本领域技术人员的公知技术，在此不做详细的说明。

然后，请参考图9，进行平坦化工艺，去除位于所述氮化硅层202上方的多余的衬垫层和多晶硅层。所述平坦化工艺为化学机械研磨工艺。

然后，请参考图10，进行刻蚀工艺，去除所述氮化硅层。所述刻蚀工艺为湿法刻蚀工艺，所述湿法刻蚀工艺利用酸性刻蚀溶液进行。本实施例中，所述氮化硅层利用热磷酸溶液进行。热磷酸溶液对所述氮化硅层和多晶硅层具有较大的刻蚀选择比，因此，所述热磷酸溶液能够将氮化硅层去除，而不会损伤多晶硅层204。并且，所述热磷酸溶液对所述缓冲层201和衬垫层203的刻蚀速率远远小于对所述氮化硅层的刻蚀速率，因此，所述热磷酸溶液不会损伤所述缓冲层缓冲层201和衬垫层203。所述热磷酸溶液的温度范围为30～80摄氏度。

然后，请参考图11，进行刻蚀工艺，去除所述缓冲层201和衬垫层203。本实施例中，由于所述缓冲层201和衬垫层203的材质相同，因此，缓冲层201和衬垫层203可以利用同一刻蚀工艺步骤去除。作为一个实施例，所述缓冲层201和衬垫层203利用湿法刻蚀工艺进行，所述湿法刻蚀工艺利用酸性溶液进行。作为一个实施例，所述缓冲层201和衬垫层203利用含有氢氟酸的溶液进行。

接着，请继续参考图11，进行平坦化工艺，去除位于所述半导体衬底200上方的多晶硅层和衬垫层，所述平坦化工艺为化学机械研磨工艺。所述化学机械研磨工艺与现有技术相同，作为本领域技术人员的公知技术，在此不做详细的说明。

然后，请继续参考图11，利用所述多晶硅层204制作PN结二极管，所述PN结二极管依次利用N型离子注入和P型离子注入形成。形成的PN结作为ESD器件。通常，所述PN结二极管先进行P型离子注入，在所述多晶硅层204内掺入P型掺杂离子，形成P型掺杂区；然后进行N型离子注入，在多晶硅层204内掺如N型掺杂离子，形成N型掺杂区，所述N型掺杂区位于P型掺杂区上方。

综上，本发明利用沉积工艺形成在所述沟槽内形成衬垫层，改善了沟槽内形成的衬垫层的厚度的均匀性，防止所述沟槽的侧壁和底部交界处由于衬垫层的厚度较小引起的漏电流问题，从而减小了ESD器件的功耗，与现有技术利用氧化工艺形成衬垫层相比，本发明没有增加半导体衬底的热预算。

本发明虽然以较佳实施例公开如上，但其并不是用来限定权利要求，任何本领域技术人员在不脱离本发明的精神和范围内，都可以做出可能的变动和修改，因此本发明的保护范围应当以本发明权利要求所界定的范围为准。

Claims

1.一种ESD器件的制作方法，其特征在于，包括：

提供半导体衬底，所述半导体衬底内形成有沟槽；

在所述沟槽内填充多晶硅层；

利用所述多晶硅层制作PN结二极管。

2.如权利要求1所述的ESD器件的制作方法，其特征在于，所述沉积工艺为低压化学气相沉积工艺、等离子体增强化学气相沉积工艺。

3.如权利要求1所述的ESD器件的制作方法，其特征在于，所述沉积工艺的温度范围为300～500摄氏度，时间范围为30～60秒。

4.如权利要求1所述的ESD器件的制作方法，其特征在于，所述衬垫层的厚度范围为1000～2200埃。

5.如权利要求1所述的ESD器件的制作方法，其特征在于，所述衬垫层的材质为氧化硅或氮氧化硅。

6.如权利要求1所述的ESD器件的制作方法，其特征在于，所述沟槽的制作方法包括：

沿所述开口刻蚀所述半导体衬底，形成所述沟槽。

7.如权利要6所述的ESD器件的制作方法，其特征在于，所述硬掩膜层包括：

位于所述半导体衬底上的缓冲层和位于所述缓冲层上的氮化硅层。

8.如权利要求7所述的ESD器件的制作方法，其特征在于，所述缓冲层的材质为氧化硅或氮氧化硅。

9.如权利要求8所述的ESD器件的制作方法，其特征在于，所述缓冲层的厚度范围为30～300埃。

10.如权利要求8所述的ESD器件的制作方法，其特征在于，所述硬掩膜层的去除方法为湿法刻蚀工艺，所述缓冲层利用含有氢氟酸的溶液去除，所述氮化硅层利用含有热磷酸的溶液去除。