CN102158305A - 支持海量数据传输的高速光电转换数据传输方法 - Google Patents

Abstract

本发明提供了一种支持海量数据传输的高速光电转换数据传输方法。包括：发送端：将并行数据打包转换；输入低延时缓存；由编码器对数据进行编码；把并行数据转换为串行数据；把串行数据经电光信号转换器转换为光信号；把光信号发送到光纤传输线；接收端：从光纤传输线接收数据；光电信号转换器把接收到的数据转换为电信号；把串行数据转化为并行数据；由解码器对数据进行解码；缓存数据；恢复原始数据。基于本发明的高速数据传输接口及其使用光纤高速串行技术由于其将时钟与数据合并进行传输，有效地克服了数据接发双端接口延时、时钟偏差和数据的迟滞等问题，能够极大地提高数据的传输速率，获得更好的信号完整性。

Description

支持海量数据传输的高速光电转换数据传输方法

技术领域

本发明属于电子信息类核心技术领域，具体涉及一种支持海量数据传输的高速光电转换数据传输方法。

背景技术

高速海量数据的实时传输和交互是数据通讯的基础，而高速海量数据传输一直是制约我国高技术应用平台发展。传统的电信号并行传输技术由于发送接收端存在高级联缓存器而导致接口电路的延时较大，同时，传输中存在电信号的延时、迟滞和时钟的偏差、抖动等问题。上述问题已经制约特殊领域高速率的海量数据传输。

应用光电转换硬件模块实现高速串行数据传输对时钟时延的要求极为苛刻，时钟抖动必须在高速串行传输可容忍范围内，否则，将由于时钟不稳定等因素而导致在高速数据传输过程中，发生数据丢包或者传输通信失败。而系统子模块的驱动时钟相位也必须保持高度同步性与一致性，此外，在系统设计当中，关键路径的时延也对高速串行数据传输产生极大的影响，高速数据传输系统设计必须保证各个信号到达时间的一致性，从而保证各个子模块在正常工作模式下的数据协调同步，否则，将无法实现各个子模块间的握手通信，对高速串行数据的正确收发处理及相关的编解码操作。

由于高速串行数据传输系统的传输速率高，各个模块之间的数据传输必须一致同步。因此，高速串行数据传输系统中，各个子模块采用何种电路结构实现，从而保证系统内部模块间的协调同步，是开发高速串行数据传输系统的重要问题之一。而不同的代码结构，经过综合布局布线以后，将会产生不同的门级网表，从而产生不同的系统结构及功耗分析。因此，从代码结构上设计系统的电路结构，优化系统资源配置使用，是高速串行数据传输系统设计的重要研究对象。

发明内容

本发明的目的在于提供一种支持海量数据传输的高速光电转换数据传输方法，可实现高达3.125Gbps的高速单比特串行数据传输。

本发明的技术方案如下：

方案1：一种支持海量数据传输的高速光电转换数据传输方法，其特征在于，包括如下步骤：

(参见图6)

一、数据发送端：

1)将并行数据打包转换；

2)输入低延时缓存；

3)由编码器对数据进行编码；

4)把并行数据转换为串行数据；

5)把串行数据经电光信号转换器转换为光信号；

6)把光信号发送到光纤传输线；

二、数据接收端：

1)从光纤传输线接收数据；

2)光电信号转换器把接收到的数据转换为电信号；

3)把串行数据转化为并行数据；

4)由解码器对数据进行解码；

5)缓存数据；

6)恢复原始数据。

方案2：作为方案1的一种优选实现方案，所述打包转换、数据缓存、编码转换都采用低延时时钟边沿敏感技术和状态机同步切换。

方案3：作为方案2的一种优选实现方案，所述的时钟边沿敏感使用叠加触发器，所述的状态机同步切换是状态机状态控制在相同或相邻时钟信号都维持同步且有效。

方案4：作为方案1的一种优选实现方案，在发送端，CRC冗余校验码经过CRC冗余码生成器被插入到等待发送的并行数据帧当中；在接收端，在转化串行数据前先进行CRC校验。

方案5：作为方案1的一种优选实现方案，所述编码器为8B/10B编码器。

方案6：作为方案5的一种优选实现方案，在发送端，并行数据经过并串转换器后，以高速串行差分传输码流写入到发送数据发送缓存器中等待发送。

方案7：作为方案6的一种优选实现方案，在接收端，接收到的高速串行差分传输码流信号被写入到接收数据缓存器；时钟数据恢复电路从接收到的数据流中提取高速时钟的相位和频率；高速串行码流在时钟的驱动下，转换成并行数据写入到8B/10B解码器中进行解码。

本发明的有益效果：基于本发明的高速数据传输接口及其使用光纤高速串行技术由于其将时钟与数据合并进行传输，有效地克服了数据接发双端接口延时、时钟偏差和数据的迟滞等问题，能够极大地提高数据的传输速率，获得更好的信号完整性。

附图说明

图1为本发明高速数据传输方法及装置结构图；

图2为本发明的发送数据缓存器状态机状态转换示意图；

图3为本发明的发送数据缓存器的发送状态机状态转换示意图；

图4为本发明的接收数据缓存器的写入缓存状态机状态转换示意图；

图5为本发明的接收数据缓存器的读出发送状态机状态转换示意图；

图6为本发明方法的流程图；

具体实施方式

本发明实施例提供的数据传输方案如图1所示。其中包括数据格式打包转换模块，数据输出缓存器，EMAC的数据编码器，数据串行发送模块/电光信号转换器，数据接收模块/光电信号转换器，EMAC数据解码器，接收端数据缓存器，原始数据恢复模块。

在所述方案发送端，由于发送数据采用标准Ethernet网络协议进行传输，因此，将原始数据按照上述协议进行打包转换成传输数据帧(格式参见相关标准)。器件将所传输数据经过格式打包转换以后，作为EMAC硬核的输入数据流进行相关编码操作，并输出到可重构低延时缓存的转换编码器件中。在上述器件中，数据经过8B/10B编码，循环冗余校验码插入，预加重等操作，配置成高速串行传输码流，输入到SFP光电信号转换器中，以光信号形式进行传输发送。

在接收端，通过SFP光电信号转换器得到高速串行传输码流，经过可重构低延时缓存译码转换器件进行对应的8B/10B解码、校验等处理以后，发送到EMAC硬核中，进行下一步的解码处理，最终输出到数据恢复模块完成接收验证。

在高速串行通信系统中，高速数据流必须经过先入先出进行缓存，以防止发生数据丢失错误，降低系统中的其他功能模块的负担，正确地完成数据的写入与读出操作。所述的先入先出分为发送缓存及接收缓存两部分。对于发送数据缓存器的写入采用有限状态机控制实现。数据写入状态机设计为4状态摩尔机(分别为溢出态、等待态、写入态和结束态)，采用3段式结构顺序二进制编码结构，即输出电路实现寄存器输出，避免毛刺信号生成。状态机的状态转换如图2所示：其中，OVFLOW_s表示数据写入溢出状态；WAIT_s表示等待数据写入状态；当满足外部控制信号高电平时，等待状态转换到数据写入状态(DATA_s)，否则仍处于等待；进入写入状态时，当数据指针信号与寄存器内最大地址相等后，状态转入数据溢出态；否则，当外部控制信号高电平再次到来时，进入写入结束状态(EOF_s)。数据溢出状态和结束状态都在外部低电平信号条件下进入数据等待接收状态。

本发明使用4K字节数据发送缓冲器，该数据发送缓冲器能够在半双工、全双工模式下正常工作。

当一个完整的数据帧被写到数据发送缓存器，缓存器将把数据帧发送到发送器。发送器返回一个握手信号，以通知缓存器已经正确接收当前数据，然后数据发送缓存器将剩余的数据帧全部按照时序传送。当数据传输信号发生冲突的时候，发送数据冲突标志，数据发送缓冲器在接收到数据冲突标志以后，自动重新载入数据，并进行数据的重新发送传输。当数据发送缓冲器写满的时候，输出数据写满信号标志位，暂停本地端口继续写入数据，直至已缓存的数据被读走，存在可写入空间为止。当数据缓冲器被写满而没有数据发送时，意味着数据长度超过了缓存深度，数据发送缓冲器将发送溢出标志位，并继续接受剩余的数据帧。然而，该溢出的数据帧将被数据发送缓冲器丢弃，以保证本地端口不被锁起。

在数据缓冲寄存过程中，根据数据的有效位标志，采用同步状态机控制触发器，避免了数据在传输过程中可能发生的丢包、溢出等错误，使得数据的发送及接收操作正常稳定，保证了系统的数据链路在长时间的传输环境中不发生误码崩溃事件。

对于发送数据缓存器的读出发送端，采用有限状态机如图3所示。具体状态包括：数据读出空闲状态(IDLE_s)；数据读出等候队列一状态(QUEUE1_s)；数据读出等候队列二状态QUEUE2_s；数据读出等候队列三状态QUEUE3_s；队列数据准备有效状态QUEUE_ACK_s；队列数据等待发送状态WAIT_ACK_s；数据发送状态FRAME_s。空闲准备是初始状态，当满足条件时转入等待一状态，为避免数据溢出，等待状态有三个，当满足握手协议所建立的通信机制时，等待状态转化为准备有效态，并进入发送等待状态。发送前的通信条件满足后转化为数据发送状态，直到发送结束。

发送数据缓存器在发送数据的过程中，与下位机建立握手通信链路，等待数据的发送完毕并返回相关有效信号，从而保证了每帧数据的发送有效，并使能发送数据缓存器开始下一次的数据发送操作。

本发明的接收端同样设置有接收数据缓存器等。接收数据缓存器数据写入缓存功能采用有限状态机完成转换，状态机的跳转如图4所示：

其中包括：数据写入的空闲状态IDLE_s；数据的写入状态FRAME_s；接收到的数据正确的状态GF_s；接收到的数据错误的状态BF_s；数据写入接收完成状态END_s；数据的写入溢出状态OVFLOW_s。

接收数据缓存器在每次的数据写入缓存过程中，都检验接收数据的正确有效性，如果数据无效则放弃缓存数据，从而保证了下位机的输入数据的正确性，为系统正确接收验证数据提供了保障。

接收端包含接收数据缓冲器采用有限状态机控制，其状态转换如图5所示。其中状态机的状态包括：数据读出空闲状态WAIT_s；数据等候读出队列一QUEUE1_s；数据等候读出队列二QUEUE2_s；数据等候读出队列三QUEUE3_s；模块重置以后数据的首次读出状态QUEUE_SOF_s；数据的读出状态DATA_s；数据的读出起始状态SOF_s；数据的读出结束状态EOF_s。

接收数据缓存器在数据缓存读出的过程中，检验数据的有效标志位，以确保每次读出的数据帧完全正确有效，以供下位机进行数据处理操作。

高速串行传输系统，对时序控制有着严格的要求。本发明采用串行差分同步时钟信号，与单端时钟信号相比，串行差分时钟抖动性小、具有良好的频率稳定性的同时，更有着很好的共模噪声抑制能力，能够有效提高时钟信号的稳定性。因此，本系统从专用差分时钟管脚上引入差分时钟作为系统级的参考时钟的同时，也作为驱动可重构接收端正常工作的时钟源，从而避免了时钟信号在传输过程中产生的抖动及漂移现象，保证了时钟相位的同步性。

此外，原始数据流需要根据传输模式的选择重新进行编解码操作，从而符合特定模式下的高速数据传输通信协议。

本发明的工作过程如下：

在发送端，CRC冗余校验码经过CRC冗余码生成器被插入到等待发送的并行数据帧当中。数据帧将经过8B/10B编码器编码输出，以保证电流特性的平衡稳定。

并行数据经过并串转换器后，以高速串行差分传输码流写入到发送数据发送缓存器中等待发送。在接收端，接收到的高速串行差分传输码流信号被写入到接收数据缓存器。时钟数据恢复电路从接收到的数据流中提取高速时钟的相位和频率。高速串行码流在时钟的驱动下，转换成并行数据写入到8B/10B解码器中进行解码处理。

最后，经过CRC校验码验证，以并行数据流格式输出到EMAC模块，以进行下一阶段的解码操作。

通过上述设计方案和物理连接实现两块FPGA开发板通过光纤转换模块完成电信号转换成光信号发送高速串行数据，并且再经过光电转换模块接收光信号再转换成电信号传输数据接收端的过程。

至此，本系统实现了由FPGA芯片和光电转换模块、单模光纤等组成了完整的高速串行数据传输系统。

Claims (7)

1.一种支持海量数据传输的高速光电转换数据传输方法，其特征在于，包括如下步骤：

一、数据发送端：

1)将并行数据打包转换；

2)输入低延时缓存；

3)由编码器对数据进行编码；

4)把并行数据转换为串行数据；

5)把串行数据经电光信号转换器转换为光信号；

6)把光信号发送到光纤传输线；

二、数据接收端：

1)从光纤传输线接收数据；

2)光电信号转换器把接收到的数据转换为电信号；

3)把串行数据转化为并行数据；

4)由解码器对数据进行解码；

5)缓存数据；

6)恢复原始数据。

2.如权利要求1所述的方法，其特征在于，所述打包转换、数据缓存、编码转换都采用低延时时钟边沿敏感技术和状态机同步切换。

3.如权利要求2所述的方法，其特征在于，所述的时钟边沿敏感使用叠加触发器，所述的状态机同步切换是状态机状态控制在相同或相邻时钟信号都维持同步且有效。

4.如权利要求1所述的方法，其特征在于，在发送端，CRC冗余校验码经过CRC冗余码生成器被插入到等待发送的并行数据帧当中；在接收端，在转化串行数据前先进行CRC校验。

5.如权利要求1所述的方法，其特征在于，所述编码器为8B/10B编码器。

6.如权利要求5所述的方法，其特征在于，在发送端，并行数据经过并串转换器后，以高速串行差分传输码流写入到发送数据发送缓存器中等待发送。

7.如权利要求6所述的方法，其特征在于，在接收端，接收到的高速串行差分传输码流信号被写入到接收数据缓存器；时钟数据恢复电路从接收到的数据流中提取高速时钟的相位和频率；高速串行码流在时钟的驱动下，转换成并行数据写入到8B/10B解码器中进行解码。

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