CN102158200B - 一种多制式数字滤波实现方法及系统 - Google Patents

一种多制式数字滤波实现方法及系统 Download PDF

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Abstract

本发明公开了一种多制式数字滤波实现方法及系统，其中所述方法包括：根据数据帧头对数据速率进行识别；对识别出的不同数据速率的信号，分别计算样点周期，并确定各信号的最小共用样点周期数；对滤波器进行多相分解，在最小共用样点周期数个时钟周期内完成各相的乘累加运算。本发明通过对数据帧头的判断来自动确定采样率，无需开关选择；且通过采用同一工作时钟，减少了时钟域的消耗；此外，不同带宽的数据共用乘累加运算，大大降低了资源消耗。

Description

一种多制式数字滤波实现方法及系统
技术领域
本发明涉及数字信号处理技术领域，尤其涉及一种多制式数据数字滤波实现方法及系统。
背景技术
多速率信号处理是软件无线电实现信号处理数字化的关键，带通采样定理的应用希望通过提高采样速率来提高采样带宽，提高信噪比。但另一方面，由于后续的数字信号处理的速度有限，特别是对有些同步解调算法，计算量很大，而数据吞吐率太大时难以满足实时性要求，因此，有必要对A/D后的数据流进行降速处理。
多速率信号处理实质上是对采样后离散序列的重采样过程。多速率信号处理的很多应用都是基于滤波器组而实现的，抽取和内插是其基本环节。通过将数字滤波器的转移函数H(z)分解成若干个不同相位的多相滤波器，大大提高了计算效率。目前，对多速率信号滤波器的研究主要集中在速率变换过程中的算法优化上，或者是通过产生不同的时钟来适应不同速率。
以前，基站(Node B)支持的射频拉远单元(RF Remote Unit，简称为RRU)只需支持单一制式，如CDMA(Code Division Multiple Access，码分多址)，UMTS(Universal Mobile Telecommunications System，通用移动通信系统)或者GSM(Global System ofMobile communication，全球移动通讯系统)。但随着通信技术的发展和升级换代，需要在一个RRU中支持不同的制式和各种带宽，因而，多速率信号处理不仅需要考虑采样率的转换，还需要在DDC(Digital Down Converter，数字下变频)，DUC(Digital UpConverter，数字上变频)，成型滤波各级滤波器适应不同的带宽。
综上所述，如何提高多制式下的计算效率，最大限度的实现各种速率的滤波器的共用，以降低资源消耗已成为目前亟需解决的技术问题。
发明内容
本发明解决的技术问题是提供一种多制式数据数字滤波实现方法及系统，在多制式的数字滤波中实现滤波器的共用，有效节省硬件资源。
为解决上述技术问题，本发明提供了一种多制式数字滤波实现方法，所述方法包括：
根据数据帧头对数据速率进行识别；
对识别出的不同数据速率的信号，分别计算样点周期，并确定所述各信号的最小共用样点周期数；
对滤波器进行多相分解，在所述最小共用样点周期数个时钟周期内完成各相的乘累加运算。
进一步地，所述最小共用样点周期数为所述各信号的样点周期的最大公约数。
进一步地，按照以下方式计算所述各信号的样点周期：
Tn＝fc/fsn；
其中，fc为时钟周期，Tn为样点周期，fsn为数据速率。
进一步地，根据得出的所述最大公约数，按照如下方式对滤波器进行多相分解：
将N-1阶滤波器分解为N/T个相；
其中，T为所述最大公约数。
进一步地，所述方法还包括：
完成所述各相的乘累加运算后，按照识别出的所述数据速率分别输出相应速率的数据。
本发明还提供了一种多制式数字滤波实现系统，包括滤波器系数选择模块，所述系统还包括：
数据速率识别模块，用于根据数据帧头对数据速率进行识别，对识别出的不同数据速率的信号，分别计算样点周期，并确定所述各信号的最小共用样点周期数；
乘累加运算模块，用于对滤波器进行多相分解，并在所述最小共用样点周期数个时钟周期内完成各相的乘累加运算。
进一步地，所述数据速率识别模块用于，根据所述各信号的样点周期的最大公约数确定所述最小共用样点周期数。
进一步地，所述数据速率识别模块用于，按照以下方式计算所述各信号的样点周期：
Tn＝fc/fsn；
其中，fc为时钟周期，Tn为样点周期，fsn为数据速率。
进一步地，所述乘累加运算模块用于，根据所述数据速率识别模块得出的所述最大公约数，按照如下方式对滤波器进行多相分解：
将N-1阶滤波器分解为N/T个相；
其中，T为所述最大公约数。
进一步地，所述乘累加运算模块还用于，完成所述各相的乘累加运算后，按照所述数据速率识别模块识别出的所述数据速率分别输出相应速率的数据。
与现有技术相比，本发明至少具有如下有益效果：一是，根据对数据帧头的判断来自动确定采样率，无需开关选择；二是，采用同一工作时钟，减少了时钟域的消耗；三是，不同带宽的数据共用乘累加运算，大大降低了资源消耗。
附图说明
此处所说明的附图用来提供对本发明的进一步理解，构成本申请的一部分，本发明的示意性实施例及其说明用于解释本发明，并不构成对本发明的不当限定。在附图中：
图1为本发明实施例的多制式数字滤波方法的示意图；
图2为本发明实施例的不同采样率时输入数据时序图。
具体实施方式
本发明的主要思想在于，提出一种采样率自适应的数字滤波器的实现方案，其原理如下：选取工作时钟频率为数据采样率的2^n倍(n为正整数)，每个样点出现的周期为2^n个时钟周期，通过对数据同步帧头的判断来识别采样率，并确定各样点周期的最小共用样点周期数，在该最小共用样点周期数个时钟周期内完成乘累加，使滤波器对整数倍采样率数据进行自适应滤波。
基于上述思路，本发明提供一种多制式数字滤波实现方法，具体包括以下步骤：
步骤A：根据数据帧头对数据采样率进行识别；
步骤B：得出各样点周期的最大公约数；
步骤C：对滤波器系数按照最大公约数进行多相分解；
步骤D：根据采样率选择存储到ROM中的滤波器系数；
步骤E：在最大公约数时钟周期内实现乘累加；
步骤F：根据步骤A中对采样率判别的指示输出相应速率数据。
其中，按照各样点周期的最大公约数确定最小共用样点周期数是一种较为简单的实现方法，但本发明方案并不仅限于该种实现方法。
通过上述步骤A中对数据速率的判断，实现了带宽识别，可以自动适应多速率的进行滤波，对于不同的需求只采用一套代码就可以实现，大大降低了风险，减少了版本维护成本。通过在T周期内乘法器的共用，也大大减少了同时支持几种速率的资源占用。
为使本发明的目的、技术方案和优点更加清楚明白，下文中将结合附图对本发明的实施例进行详细说明。需要说明的是，在不冲突的情况下，本申请中的实施例及实施例中的特征可以相互任意组合。
如图1所示，本发明实施例中提供了一种多制式数字滤波实现系统，该实施系统主要包括滤波器系数选择模块(该滤波器的选择可采用现有模块)，数据速率识别模块，和乘累加运算模块，其中：
数据速率识别模块，用于根据数据帧头对数据速率进行识别，对识别出的不同数据速率的信号，分别计算样点周期，并确定各信号的最小共用样点周期数；
乘累加运算模块，用于对滤波器进行多相分解，并在上述最小共用样点周期数个时钟周期内完成各相的乘累加运算。
进一步的，所述数据速率识别模块具体可根据所述各信号的样点周期的最大公约数确定所述最小共用样点周期数。
进一步的，所述数据速率识别模块具体可按照以下方式计算所述各信号的样点周期：
Tn＝fc/fsn；
其中，fc为时钟周期，Tn为样点周期，fsn为数据速率。
进一步的，所述乘累加运算模块用于，根据所述数据速率识别模块得出的所述最大公约数，按照如下方式对滤波器进行多相分解：
将N-1阶滤波器分解为N/T个相；
其中，T为所述最大公约数。
进一步的，所述乘累加运算模块还用于，完成所述各相的乘累加运算后，按照所述数据速率识别模块识别出的所述数据速率分别输出相应速率的数据。
结合如图1所示，本发明实施例的多制式数字滤波实现方法主要包括以下步骤：
第一步，首先通过一个64bits位宽的移位寄存器(SR)对数据帧头进行存储，并根据移位寄存器的状态判断出数据速率。
第二步，判断出所支持的几个速率后，计算出信号样点周期的最大公约数。
例如，设时钟周期为fc，支持的几个速率分别为fs1，fs2，fs3，则样点周期分别为T1＝fc/fs1，T2＝fc/fs2，T3＝fc/fs3，计算出T1，T2，T3的最大公约数T，并确定滤波器乘法运算的时序位置。
第三步，对滤波器进行多相分解，设滤波器为N-1阶，则共有N个系数，将滤波器分解为N/T个相，系数分成N/T组。
其中，多相滤波器的分解可采用现有处理方式，在此不再赘述。
第四步，将不同速率下的滤波器系数存储在ROM中，统一阶数，根据采样率选择进行乘累加的滤波器系数。
第五步，在T个clk(时钟周期)内完成每一相的乘累加运算后，根据速率指示输出相应速率的数据。
以下将以LTE(Long Term Evolution，长期演进)系统中的一个具体实例对本发明的实现作进一步详细说明。
例如，对于LTE不同带宽的信号，采样率为7.68M/15.36M/30.72Msps，选取时钟频率为122.88MHz，数据同步的帧头为1个122.88MHz时钟宽度。其具体时序图如图2所示。
(1)根据帧头判断采样率：采样率分别为7.68M/15.36M/30.72Msps，每个样点和帧头出现的周期为分别16/8/4个时钟周期，用一个计数器与帧头同步进行计数。
具体地，可用一个移位寄存器SR对信号周期进行标识，该移位寄存器计数器为1时开始低位赋1，其它时候赋0，移位寄存器的数据格式将以帧头周期变化。
不同采样率下在16个时钟周期内计数器和移位寄存器低16bit有规律可循，根据SR的状态可以确定采样率，当SR低16bit中一直只有一个1时Fs为7.68Msps，当SR低16bit有2个1时为15.36Msps，当SR低16bit有4个1时为30.72Msps。
(2)各种采样率共用乘法器：
选取各种速率下均能满足条件的一个滤波器阶数，例如若阶数为127，共有128个系数，按照FIR滤波器最原始的模型，一共需要做128次乘法，选取对称系数，共需要做64次乘法。
按照通常的实现方法，假如一个系统需要同时支持7.68M/15.36M/30.72Msps，则需要3个独立的滤波器，每个滤波器按照127阶计算，系数对称且分解成多相滤波器来实现，则每个滤波器最少需要的乘法器为：
Fs＝7.68Msps时，需要64/16＝4个；
Fs＝15.36Msps时，需要64/8＝8个；
Fs＝30.72Msps时，需要64/4＝16个。
可以看出，如果要同时支持这三个速率，则需要28个乘法器。假设128个系数为C0～C127，cycle表示一个工作时钟周期，表3中灰色部分表示实现乘累加所在的时钟周期位置。
表1Fs＝7.68Msp时分解成多相滤波器乘法的运算位置
 Cycle   0   1   2   3   4   5   6   7   8   9   10   11   12   13   14   15
  c0   c4   C8   c12   c16   c20   c24   c28   c32   c36   c40   c44   c48   c52   c56   c60
  c1   c5   c9   c13   c17   c21   c25   c29   c33   c37   c41   c45   c49   c53   c57   c61
  c2   c6   c10   c14   c18   c22   c26   c30   c34   c38   c42   c46   c50   c54   c58   c62
  c3   c7   c11   c15   c19   c23   c27   c31   c35   c39   c43   c47   c51   c55   c58   c63
表2Fs＝15.36Msp时分解成多相滤波器乘法的运算位置
 Cycle   0   1   2   3   4   5   6   7   0   1   2   3   4   5   6   7
  c0   c8   c16   c24   c32   c40   c48   c56   c0   c8   c16   c24   c32   c40   c48   c56
  c1   c9   c17   c25   c33   c41   c49   c57   c1   c9   c17   c25   c33   c41   c49   c57
  c2   c10   c18   c26   c34   c42   c50   c58   c2   c10   c18   c26   c34   c42   c50   c58
  c3   c11   c19   c27   c35   c43   c51   c58   c3   c11   c19   c27   c35   c43   c51   c58
  c4   c12   c20   c28   c36   c44   c52   c60   c4   c12   c20   c28   c36   c44   c52   c60
  c5   c13   c21   c29   c37   c45   c53   c61   c5   c13   c21   c29   c37   c45   c53   c61
  c6   c14   c22   c30   c38   c46   c54   c62   c6   c14   c22   c30   c38   c46   c54   c62
  c7   c15   c23   c31   c39   c47   c55   c63   c7   c15   c23   c31   c39   c47   c55   c63
表3Fs＝30.72Msp时分解成多相滤波器乘法的运算位置
而采用本发明方案时，选取这3个速率下样点周期的最大公约数时钟周期内完成乘累加，Fs＝7.68M/15.36M/30.72Msps时，样点周期为16/8/4，最大公约数为4。则，如要在4个时钟周期内完成64次乘法仅需要16个乘法器。通过将乘累加运算统一成在Fs＝30.72Msps的方式，再根据之前判读出的不同的速率来决定输出速率，即可完成简单的FIR滤波。此外，该实现方案还可以推广到其它的自适应抽取和插值滤波器中。
以上仅为本发明的优选实施案例而已，并不用于限制本发明，本发明还可有其他多种实施例，在不背离本发明精神及其实质的情况下，熟悉本领域的技术人员可根据本发明做出各种相应的改变和变形，但这些相应的改变和变形都应属于本发明所附的权利要求的保护范围。
显然，本领域的技术人员应该明白，上述的本发明的各模块或各步骤可以用通用的计算装置来实现，它们可以集中在单个的计算装置上，或者分布在多个计算装置所组成的网络上，可选地，它们可以用计算装置可执行的程序代码来实现，从而，可以将它们存储在存储装置中由计算装置来执行，并且在某些情况下，可以以不同于此处的顺序执行所示出或描述的步骤，或者将它们分别制作成各个集成电路模块，或者将它们中的多个模块或步骤制作成单个集成电路模块来实现。这样，本发明不限制于任何特定的硬件和软件结合。

Claims (8)

1.一种多制式数字滤波实现方法，其特征在于，所述方法包括：
根据数据帧头对数据速率进行识别；
对识别出的不同数据速率的信号，分别计算样点周期，并确定所述各信号的最小共用样点周期数；
对滤波器进行多相分解，在所述最小共用样点周期数个时钟周期内完成各相的乘累加运算；
所述最小共用样点周期数为所述各信号的样点周期的最大公约数。
2.如权利要求1所述的方法，其特征在于，
按照以下方式计算所述各信号的样点周期：
Tn＝fc/fsn；
其中，fc为时钟周期，Tn为样点周期，fsn为数据速率。
3.如权利要求1所述的方法，其特征在于，
根据得出的所述最大公约数，按照如下方式对滤波器进行多相分解：
将N-1阶滤波器分解为N/T个相；
其中，T为所述最大公约数，N为系数的个数。
4.如权利要求1、2或3所述的方法，其特征在于，所述方法还包括：
完成所述各相的乘累加运算后，按照识别出的所述数据速率分别输出相应速率的数据。
5.一种多制式数字滤波实现系统，包括滤波器系数选择模块，其特征在于，所述系统还包括：
数据速率识别模块，用于根据数据帧头对数据速率进行识别，对识别出的不同数据速率的信号，分别计算样点周期，并确定所述各信号的最小共用样点周期数；
乘累加运算模块，用于对滤波器进行多相分解，并在所述最小共用样点 周期数个时钟周期内完成各相的乘累加运算；
其中，所述确定所述各信号的最小共用样点周期数，是指：
根据所述各信号的样点周期的最大公约数确定所述最小共用样点周期数。
6.如权利要求5所述的系统，其特征在于，
所述数据速率识别模块用于，按照以下方式计算所述各信号的样点周期：
Tn＝fc/fsn；
其中，fc为时钟周期，Tn为样点周期，fsn为数据速率。
7.如权利要求5所述的系统，其特征在于，
所述乘累加运算模块用于，根据所述数据速率识别模块得出的所述最大公约数，按照如下方式对滤波器进行多相分解：
将N-1阶滤波器分解为N/T个相；
其中，T为所述最大公约数，N为系数的个数。
8.如权利要求5、6或7所述的系统，其特征在于，
所述乘累加运算模块还用于，完成所述各相的乘累加运算后，按照所述数据速率识别模块识别出的所述数据速率分别输出相应速率的数据。
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