CN102157384A - 晶体管的制造方法 - Google Patents
晶体管的制造方法 Download PDFInfo
- Publication number
- CN102157384A CN102157384A CN2011100583355A CN201110058335A CN102157384A CN 102157384 A CN102157384 A CN 102157384A CN 2011100583355 A CN2011100583355 A CN 2011100583355A CN 201110058335 A CN201110058335 A CN 201110058335A CN 102157384 A CN102157384 A CN 102157384A
- Authority
- CN
- China
- Prior art keywords
- ion
- substrate
- groove
- manufacture method
- isolation structure
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Granted
Links
- 238000000034 method Methods 0.000 title claims abstract description 58
- 238000004519 manufacturing process Methods 0.000 title claims abstract description 29
- 239000000758 substrate Substances 0.000 claims abstract description 63
- 238000002955 isolation Methods 0.000 claims abstract description 61
- 239000012535 impurity Substances 0.000 claims abstract description 6
- VYPSYNLAJGMNEJ-UHFFFAOYSA-N Silicium dioxide Chemical compound O=[Si]=O VYPSYNLAJGMNEJ-UHFFFAOYSA-N 0.000 claims description 37
- 230000008569 process Effects 0.000 claims description 21
- 239000000377 silicon dioxide Substances 0.000 claims description 18
- 238000002513 implantation Methods 0.000 claims description 11
- 239000011248 coating agent Substances 0.000 claims description 9
- 238000000576 coating method Methods 0.000 claims description 9
- 238000002347 injection Methods 0.000 claims description 9
- 239000007924 injection Substances 0.000 claims description 9
- 239000011810 insulating material Substances 0.000 claims description 9
- 239000000463 material Substances 0.000 claims description 8
- 229910052581 Si3N4 Inorganic materials 0.000 claims description 7
- 230000015572 biosynthetic process Effects 0.000 claims description 7
- HQVNEWCFYHHQES-UHFFFAOYSA-N silicon nitride Chemical group N12[Si]34N5[Si]62N3[Si]51N64 HQVNEWCFYHHQES-UHFFFAOYSA-N 0.000 claims description 7
- 229910052796 boron Inorganic materials 0.000 claims description 4
- 238000005530 etching Methods 0.000 claims description 4
- 150000002500 ions Chemical class 0.000 abstract description 54
- 239000004065 semiconductor Substances 0.000 abstract description 9
- 238000005468 ion implantation Methods 0.000 abstract description 6
- 229910044991 metal oxide Inorganic materials 0.000 abstract description 2
- 150000004706 metal oxides Chemical class 0.000 abstract description 2
- 239000010410 layer Substances 0.000 description 33
- 239000002019 doping agent Substances 0.000 description 24
- 230000005684 electric field Effects 0.000 description 5
- 230000003647 oxidation Effects 0.000 description 5
- 238000007254 oxidation reaction Methods 0.000 description 5
- -1 boron ion Chemical class 0.000 description 4
- 230000004048 modification Effects 0.000 description 4
- 238000012986 modification Methods 0.000 description 4
- 230000004888 barrier function Effects 0.000 description 3
- 230000008859 change Effects 0.000 description 3
- 238000009792 diffusion process Methods 0.000 description 3
- 239000011229 interlayer Substances 0.000 description 3
- 239000000243 solution Substances 0.000 description 3
- KRHYYFGTRYWZRS-UHFFFAOYSA-N Fluorane Chemical compound F KRHYYFGTRYWZRS-UHFFFAOYSA-N 0.000 description 2
- NBIIXXVUZAFLBC-UHFFFAOYSA-N Phosphoric acid Chemical compound OP(O)(O)=O NBIIXXVUZAFLBC-UHFFFAOYSA-N 0.000 description 2
- 230000008901 benefit Effects 0.000 description 2
- 230000008021 deposition Effects 0.000 description 2
- 238000010586 diagram Methods 0.000 description 2
- 238000009826 distribution Methods 0.000 description 2
- 230000000694 effects Effects 0.000 description 2
- 238000011049 filling Methods 0.000 description 2
- 239000012212 insulator Substances 0.000 description 2
- 238000011068 loading method Methods 0.000 description 2
- 229910052710 silicon Inorganic materials 0.000 description 2
- 239000010703 silicon Substances 0.000 description 2
- LEVVHYCKPQWKOP-UHFFFAOYSA-N [Si].[Ge] Chemical compound [Si].[Ge] LEVVHYCKPQWKOP-UHFFFAOYSA-N 0.000 description 1
- 229910000147 aluminium phosphate Inorganic materials 0.000 description 1
- 230000002950 deficient Effects 0.000 description 1
- 238000010884 ion-beam technique Methods 0.000 description 1
- 238000001259 photo etching Methods 0.000 description 1
- 230000009467 reduction Effects 0.000 description 1
- 230000008439 repair process Effects 0.000 description 1
- 229910052814 silicon oxide Inorganic materials 0.000 description 1
- 239000000126 substance Substances 0.000 description 1
Images
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
- H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
- H01L29/0603—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions
- H01L29/0642—Isolation within the component, i.e. internal isolation
- H01L29/0649—Dielectric regions, e.g. SiO2 regions, air gaps
- H01L29/0653—Dielectric regions, e.g. SiO2 regions, air gaps adjoining the input or output region of a field-effect device, e.g. the source or drain region
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/66007—Multistep manufacturing processes
- H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
- H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
- H01L29/66409—Unipolar field-effect transistors
- H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
- H01L29/66568—Lateral single gate silicon transistors
- H01L29/66659—Lateral single gate silicon transistors with asymmetry in the channel direction, e.g. lateral high-voltage MISFETs with drain offset region, extended drain MISFETs
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/66007—Multistep manufacturing processes
- H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
- H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
- H01L29/66409—Unipolar field-effect transistors
- H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
- H01L29/66674—DMOS transistors, i.e. MISFETs with a channel accommodating body or base region adjoining a drain drift region
- H01L29/66681—Lateral DMOS transistors, i.e. LDMOS transistors
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
- H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
- H01L29/0684—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by the shape, relative sizes or dispositions of the semiconductor regions or junctions between the regions
- H01L29/0692—Surface layout
Landscapes
- Engineering & Computer Science (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Power Engineering (AREA)
- Physics & Mathematics (AREA)
- Ceramic Engineering (AREA)
- Condensed Matter Physics & Semiconductors (AREA)
- General Physics & Mathematics (AREA)
- Computer Hardware Design (AREA)
- Manufacturing & Machinery (AREA)
- Insulated Gate Type Field-Effect Transistor (AREA)
- Element Separation (AREA)
Abstract
一种晶体管的制造方法，包括：提供衬底；在衬底中或在衬底上形成沟槽；对所述沟槽的底部和侧壁进行第一离子注入，形成包围所述沟槽的第一掺杂区；形成位于所述沟槽中的隔离结构；对所述隔离结构所在区域的衬底进行第二离子注入，在衬底中形成包围所述隔离结构和第一掺杂区的第二掺杂区，所述第一离子注入和第二离子注入的杂质离子类型相同。本发明形成的LDMOS晶体管的耐压性较好。
Description
技术领域
本发明涉及半导体制造领域，尤其涉及一种晶体管的制造方法。
背景技术
在功率集成电路的发展中，为了将功率开关以及控制电路整合在一起而开发的单芯片制程，尤其是目前用于制作单片集成电路的横向二次扩散金属氧化物半导体(lateral double diffusion MOS，LDMOS)制程，为一主流趋势。LDMOS制程是于半导体基板的表面进行平面扩散(planar diffusion)以便形成横向的主要电流路径，由于LDMOS是以典型的IC制程所制造，因此控制电路与LDMOS可以整合在一个单片电源IC上，LDMOS制程采用表面电场缩减(reduced surface electric field，RESURE)技术与低厚度外延(EPI)或N型阱区(N-well)，可以达到高电压与低导通阻抗的目的。
LDMOS器件为近似于传统FET器件的一种场效应晶体管器件(FET)，皆包括在半导体衬底中形成一对被沟道区域所分隔开来的源/漏区区域，并且依次于沟道区域上方形成栅电极，然而，LDMOS器件与传统FET器件不同的是传统的FET器件中的一对源/漏区区域制成与栅电极相对称，而LDMOS器件中的漏区区域比源区区域更远离栅电极形成，并且漏区区域同时形成于用以分隔开沟道区域与漏区区域的掺杂阱(具有与漏区区域相同极性)中。
现有技术还公开了一种LDMOS晶体管，如图1所示的现有技术的LDMOS晶体管俯视布局示意图。所述LDMOS晶体管包括：半导体衬底100，所述半导体衬底100分为第一区域和第二区域，所述第一区域内形成有第一掺杂阱(未示出)，所述第二区域内形成有第二掺杂阱(未示出)，所述第二掺杂阱与所述第一掺杂阱的导电类型相反；第一隔离结构101，位于所述第一掺杂阱和第二掺杂阱内，所述第一隔离结构101包围所述第一掺杂阱和第二掺杂阱的部分区域，该部分区域用于形成晶体管；第二隔离结构103，位于所述第二掺杂阱内，所述第二隔离结构103靠近所述第一掺杂阱；栅极105，覆盖部分所述第一掺杂阱、第二掺杂阱和部分所述第二隔离结构103，所述栅极105下方还形成有栅介质层(由于视图原因未示出)，所述栅极105与栅介质层共同构成栅极结构；源区106，位于所述第一隔离结构101与所述栅极结构之间的半导体衬底100的表面；漏区107，位于所述第二隔离结构103与所述第一隔离结构101之间的半导体衬底100的表面；层间介质层(未示出)，位于所述第一掺杂阱和第二掺杂阱的表面；源区插塞108，位于所述源区106的表面的层间介质层内；漏区插塞109，位于所述漏区107的表面的层间介质层内。
下面请参考图2，为图1沿AA的剖面结构示意图。半导体衬底100内形成有第一掺杂阱111和第二掺杂阱112；位于所述第一掺杂阱111和第二掺杂阱112的栅介质层104和栅极105构成栅极结构，源区106位于所述第一隔离结构101和栅极结构之间；所述栅极结构部分地覆盖所述第二隔离结构103，所述漏区107位于所述第一隔离结构107与所述第二隔离结构103之间。
然而，在实践中发现所述LDMOS晶体管的第二隔离结构103的边角(corner)112处容易产生击穿现象，从而造成LDMOS晶体管的耐压性能较差。
在申请公布号为CN101740392A的中国专利申请中还可以发现更多与上述技术方案相关的信息。
发明内容
本发明解决的问题是提供一种LDMOS晶体管的制造方法，以形成耐压性较高的LDMOS晶体管。
为解决上述问题，本发明提供一种晶体管的制造方法，包括：提供衬底；在衬底中或在衬底上形成沟槽；对所述沟槽的底部和侧壁进行第一离子注入，形成包围所述沟槽的第一掺杂区；形成位于所述沟槽中的隔离结构；对所述隔离结构所在区域的衬底进行第二离子注入，在衬底中形成包围所述隔离结构和第一掺杂区的第二掺杂区，所述第一离子注入和第二离子注入的杂质离子类型相同。
所述进行第二离子注入的步骤之后，包围所述隔离结构的衬底中的杂质离子浓度在80E1/cm2～10E2/cm2范围内。
所述第二离子注入的剂量大于第一离子注入的剂量。
所述第一离子注入和第二离子注入的杂质离子均为硼离子，第一离子注入的过程中注入能量在25～35KeV的范围内，注入剂量在70E1/cm2～90E1/cm2的范围内；第二离子注入的过程中注入能量在120～180KeV的范围内，注入剂量在60E2/cm2～90E2/cm2的范围内。
所述第一离子注入的过程中注入能量为30KeV，注入剂量为80E1/cm2，第二离子注入的过程中注入能量为170KeV，注入剂量为70E2/cm2。
所述在衬底中形成沟槽的步骤包括：在所述衬底上形成介质层结构；图形化所述介质层结构，形成开口；蚀刻所述开口露出的衬底，形成位于衬底中的沟槽。
在所述衬底上形成介质层结构的步骤包括：依次在所述衬底上形成缓冲层和介质层。
所述缓冲层为氧化硅，所述介质层为氮化硅。
所述形成位于所述沟槽中的隔离结构包括向沟槽中注入绝缘材料。
在向所述沟槽中注入绝缘材料之后，进行第二离子注入之前，还包括：去除所述介质层结构。
在形成第一掺杂区之后，形成隔离结构之前，在所述沟槽底部和侧壁上形成衬垫层。
所述衬垫层的材料为氧化硅。
所述绝缘材料为氧化硅，通过高密度等离子体的方法向所述沟槽中填充氧化硅材料。
与现有技术相比，本发明具有以下优点：位于第一掺杂区的杂质离子可以改变杂质离子的分布，避免了隔离结构边角处杂质离子的浓度过低的问题，进而使所述LDMOS晶体管在加载工作电压时，也不会在隔离结构边角处形成较大的电场，避免了隔离结构的边角处容易击穿的问题，增强了LDMOS晶体管的耐压性。
附图说明
图1是现有晶体管布局示意图；
图2是图1沿AA线的剖面结构示意图；
图3是本发明晶体管制造方法一实施方式的流程示意图；
图4至图12是本发明晶体管制造方法形成的晶体管一是实施例的侧面示意图。
具体实施方式
为使本发明的上述目的、特征和优点能够更加明显易懂，下面结合附图对本发明的具体实施方式做详细的说明。
在下面的描述中阐述了很多具体细节以便于充分理解本发明，但是本发明还可以采用其他不同于在此描述的其它方式来实施，因此本发明不受下面公开的具体实施例的限制。
针对背景技术所述的问题，本发明的发明人对现有技术的LDMOS晶体管进行了分析，以期解决现有技术LDMOS晶体管管耐压性较差的问题。
请继续参考图2，包围所述第二隔离结构103的第二掺杂阱112中包括多个掺杂的杂质离子，而所述掺杂的杂质离子很容易扩散至第二隔离结构103中，这使第二隔离结构103周边的杂质离子浓度较低，尤其是第二隔离结构103的边角112位置处，这里的掺杂区的杂质离子浓度最低，在LDMOS管上加载工作电压之后，第二隔离结构103周边区域的电场最强，尤其是第二隔离结构103的边角112处的电场最强，这造成了第二隔离结构边角112处容易发生击穿现象，进而造成了LDMOS晶体管耐压性较差的问题。
发明人针对上述发现，提供了一种晶体管的制造方法。参考图3，示出了本发明晶体管的制造方法一实施方式的示意图。所述制造方法包括以下步骤：
步骤S1，提供衬底；
步骤S2，在所述衬底上形成介质层结构；
步骤S3，图形化所述介质层结构，形成开口；
步骤S4，蚀刻所述开口露出的衬底，形成位于衬底中的第一沟槽；
步骤S5，形成覆盖所述第一沟槽底部和侧壁的衬垫层，所述衬垫层围成第二沟槽；
步骤S6，对所述第二沟槽的底部和侧壁进行第一离子注入，形成包围所述第二沟槽的第一掺杂区；
步骤S7，向所述第二沟槽中填充绝缘材料；
步骤S8，去除所述介质层结构，形成位于衬底中的隔离结构；
步骤S9，对衬底进行第二离子注入在衬底中形成包围所述隔离结构和第一掺杂区的第二掺杂区。
下面结合附图和具体实施例进一步描述上述各步骤。
参考图4至图12，示出了本发明晶体管制造方法所形成的一晶体管实施例的侧面示意图。本实施例中，所示晶体管以LDMOS晶体管为例，并且所述LDMOS晶体管为PMOS管，此外，本实施例中的隔离结构以浅沟槽隔离结构(Shallow Trench Isolation，STI)为例，为了更加清楚地示意本发明的技术方案，附图中仅仅示意出了隔离结构相关区域内的各部分。
参考图4，执行步骤S1，提供衬底200，所述衬底200可以是所述衬底201为硅、锗硅或绝缘体上硅(Silicon-On-Insulator，SOI)，在本实施例中，所述衬底200为P型掺杂的衬底，所述衬底200中还形成有N型的掺杂阱区201。
参考图5，执行步骤S2，依次在所述衬底200上形成缓冲层202和介质层203，所述缓冲层202和介质层203构成介质层结构，所述缓冲层202用于缓解介质层203和衬底200之间的应力，还用于后续离子注入过程中，防止注入离子对衬底表面的损伤，所述介质层203为后续蚀刻形成第一沟槽过程中的硬掩膜。本实施例中，所述200衬底为硅，所述缓冲层202为氧化硅，介质层203为氮化硅，但本发明并不限制于此。其中，所述氧化硅为热氧化所述衬底200表面而形成的一薄层，制造方法较为简单。
参考图6，执行步骤S3，图形化所述介质层结构，形成介质层结构图形，具体地，通过光刻和蚀刻的方法图形化所述介质层结构，在所述介质层结构中形成露出衬底200的开口204，所述开口204的尺寸与后续形成的隔离结构在衬底表面的尺寸相同。
参考图7，执行步骤S4，以所述介质层结构图形为硬掩膜蚀刻衬底200，具体地，去除开口204所露出的衬底200，直至形成第一沟槽205，所述第一沟槽205的深度与后续隔离结构的深度相关。
参考图8，执行步骤S5，在所述第一沟槽205的侧壁和底部形成衬垫层206，所述衬垫层206围成第二沟槽207。其中，所述衬垫层206为覆盖于第一沟槽205的侧壁和底部的薄层，用于修复第一沟槽205表面的缺陷，防止尖端放电，还用于防止后续向第二沟槽205中沉积绝缘材料时，离子束对第一沟槽205表面的损伤，所述衬垫层206还可以使第一沟槽205的底角成为圆角(corner rounding)，使后续向第二沟槽中沉积绝缘材料时，避免产生空洞。本实施例中，所述衬垫层206为氧化硅，通过炉管方法氧化所述第一沟槽205的表面而形成，制造方法较为简单，但是本发明不限制于此。
参考图9，执行步骤S6，对衬垫层206下方的衬底200进行第一离子注入，形成包围所述第二沟槽207的第一掺杂区208，需要说明的是，所述第一离子注入的杂质离子与后续形成的第二掺杂区的杂质离子类型相同，并且所述离子注入的步骤为轻掺杂，本实施例中，所述第一离子注入的杂质为P型离子，具体地，可以采用硼离子(B+)进行离子注入，第一离子注入过程的工艺条件包括：注入能量在25～35KeV的范围内，第一离子注入的剂量在70E1/cm2～90E1/cm2的范围内，在较佳实施例中，所述硼离子的注入能量为30KeV，注入剂量为80E1/cm2。第一离子注入之后，杂质离子进入第二沟槽207底部和侧壁，形成包围所述第二沟槽207的第一掺杂区208。
参考图10，执行步骤S7，向第二沟槽207中填充绝缘材料，形成绝缘层209，本实施例中所述绝缘材料为氧化硅，为了使绝缘材料的填充就有良好的填充效果，较佳地，通过高密度等离子体(High Density Plasma，HDP)的方法在所述第二沟槽207中填充氧化硅材料，所绝缘层209至少填满所述第二沟槽，因此所述绝缘层209的表面位于衬底210之上。
参考图11，执行步骤S8，对于沉积氧化硅材料较多的情况，可以在去除介质层结构之前，通过平坦化工艺去除所述多余的氧化硅，直至露出介质层结构。
本实施例中，所述平坦化工艺为化学机械研磨(Chemical MechanicalPolishing，CMP)，所述介质层结构包括氧化硅、位于氧化硅上的氮化硅，所述氮化硅可以在CMP的过程中起到停止层的作用。
介质层203为氮化硅，较佳地，可以通过热磷酸去除所述氮化硅，缓冲层202为氧化硅，较佳地，可以通过氢氟酸去除所述氧化硅。
去除介质层结构之后，在衬底200中形成了由绝缘材料形成的隔离结构210，所述隔离结构210下方形成有第一掺杂区208。
参考图12，执行步骤S9，通过第二离子注入，在衬底200中形成包围所述隔离结构210的第二掺杂区211，所述第二掺杂区211的掺杂剂量虽较小，但是第二掺杂区211的深度较大，所述第二掺杂区211完全包围所述隔离结构210。具体地，所述第二离子注入的剂量大于第一离子注入的剂量，例如，第二离子注入的过程中注入能量在120～180KeV的范围内，注入剂量在60E2/cm2～90E2/cm2的范围内。
在较佳实施例中，第二离子注入的过程中注入能量为170KeV，注入剂量为70E2/cm2。
需要说明的是，所述第一掺杂区208和第二掺杂区211等同于现有技术中的第二掺杂阱，同时，由于原来隔离结构210下方形成有第一掺杂区208，并且第一掺杂区208的杂质离子与第二掺杂区211的杂质离子类型相同，因此，与现有技术相比，位于第一掺杂区208的杂质离子可以改变第二掺杂阱中杂质离子的分布，与第二掺杂阱的其他区域相比，隔离结构210下方局部区域的杂质离子的浓度较高，具体地，杂质离子的浓度在80E1/cm2～10E2/cm2范围内，即使杂质离子扩散至隔离结构210中，也不会使隔离结构210边角处杂质离子的浓度过低，进而使所述LDMOS晶体管在加载工作电压时，也不会在隔离结构210边角处形成较大的电场，避免了隔离结构210的边角处容易击穿的问题，增强了LDMOS晶体管的耐压性。
需要说明的是，在上述实施例中，以P型掺杂的LDMOS晶体管为例，但是本发明并不限制于此，还可以是N型掺杂的LDMOS晶体管，例如，在形成N型掺杂的LDMOS晶体管的过程中，通过磷离子进行离子注入形成第一掺杂区和第二掺杂区。
还需要说明的是，在上述实施例中，隔离结构以STI为例，但是本发明并不限制于此，所述隔离结构还可以是场氧化或局部氧化隔离结构，对于场氧化或局部氧化隔离结构的实施例，先在衬底上形成沟槽，之后通过沟槽进行第一离子注入，再对沟槽露出的衬底进行氧化，以在沟槽中形成隔离结构，其他步骤与上述实施例相同，不再赘述，本领域技术人员可以进行相应的修改、替换和变形。
本发明虽然已以较佳实施例公开如上，但其并不是用来限定本发明，任何本领域技术人员在不脱离本发明的精神和范围内，都可以利用上述揭示的方法和技术内容对本发明技术方案做出可能的变动和修改，因此，凡是未脱离本发明技术方案的内容，依据本发明的技术实质对以上实施例所作的任何简单修改、等同变化及修饰，均属于本发明技术方案的保护范围。
Claims (13)
1.一种晶体管的制造方法，其特征在于，包括：提供衬底；在衬底中或在衬底上形成沟槽；对所述沟槽的底部和侧壁进行第一离子注入，形成包围所述沟槽的第一掺杂区；形成位于所述沟槽中的隔离结构；对所述隔离结构所在区域的衬底进行第二离子注入，在衬底中形成包围所述隔离结构和第一掺杂区的第二掺杂区，所述第一离子注入和第二离子注入的杂质离子类型相同。
2.如权利要求1所述的晶体管的制造方法，其特征在于，所述进行第二离子注入的步骤之后，包围所述隔离结构的衬底中的杂质离子浓度在80E1/cm2～10E2/cm2范围内。
3.如权利要求1所述的晶体管的制造方法，其特征在于，所述第二离子注入的剂量大于第一离子注入的剂量。
4.如权利要求1所述的晶体管的制造方法，其特征在于，所述第一离子注入和第二离子注入的杂质离子均为硼离子，第一离子注入的过程中注入能量在25～35KeV的范围内，注入剂量在70E1/cm2～90E1/cm2的范围内；第二离子注入的过程中注入能量在120～180KeV的范围内，注入剂量在60E2/cm2～90E2/cm2的范围内。
5.如权利要求4所述的晶体管的制造方法，其特征在于，所述第一离子注入的过程中注入能量为30KeV，注入剂量为80E1/cm2，第二离子注入的过程中注入能量为170KeV，注入剂量为70E2/cm2。
6.如权利要求1所述的晶体管的制造方法，其特征在于，所述在衬底中形成沟槽的步骤包括：在所述衬底上形成介质层结构；图形化所述介质层结构，形成开口；蚀刻所述开口露出的衬底，形成位于衬底中的沟槽。
7.如权利要求6所述的晶体管的制造方法，其特征在于，在所述衬底上形成介质层结构的步骤包括：依次在所述衬底上形成缓冲层和介质层。
8.如权利要求7所述的晶体管的制造方法，其特征在于，所述缓冲层为氧化硅，所述介质层为氮化硅。
9.如权利要求7所述的晶体管的制造方法，其特征在于，所述形成位于所述沟槽中的隔离结构包括向沟槽中注入绝缘材料。
10.如权利要求9所述的晶体管的制造方法，其特征在于，在向所述沟槽中注入绝缘材料之后，进行第二离子注入之前，还包括：去除所述介质层结构。
11.如权利要求1所述的晶体管的制造方法，其特征在于，在形成第一掺杂区之后，形成隔离结构之前，在所述沟槽底部和侧壁上形成衬垫层。
12.如权利要求11所述的晶体管的制造方法，其特征在于，所述衬垫层的材料为氧化硅。
13.如权利要求9所述的晶体管的制造方法，其特征在于，所述绝缘材料为氧化硅，通过高密度等离子体的方法向所述沟槽中填充氧化硅材料。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| CN201110058335.5A CN102157384B (zh) | 2011-03-10 | 2011-03-10 | 晶体管的制造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| CN201110058335.5A CN102157384B (zh) | 2011-03-10 | 2011-03-10 | 晶体管的制造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| CN102157384A true CN102157384A (zh) | 2011-08-17 |
| CN102157384B CN102157384B (zh) | 2016-08-17 |
Family
ID=44438788
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| CN201110058335.5A Active CN102157384B (zh) | 2011-03-10 | 2011-03-10 | 晶体管的制造方法 |
Country Status (1)
| Country | Link |
|---|---|
| CN (1) | CN102157384B (zh) |
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN103515202A (zh) * | 2012-06-05 | 2014-01-15 | 英飞凌科技奥地利有限公司 | 半导体器件及半导体器件的制造方法 |
| CN105575875A (zh) * | 2014-10-14 | 2016-05-11 | 中芯国际集成电路制造(上海)有限公司 | 相邻阱间隔离结构的制作方法及半导体器件 |
| CN105914179A (zh) * | 2016-06-24 | 2016-08-31 | 上海华虹宏力半导体制造有限公司 | Ldmos sti结构及工艺方法 |
| CN112397539A (zh) * | 2020-11-13 | 2021-02-23 | 武汉新芯集成电路制造有限公司 | 图像传感器及其制作方法 |
Citations (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6177333B1 (en) * | 1999-01-14 | 2001-01-23 | Micron Technology, Inc. | Method for making a trench isolation for semiconductor devices |
| US20050112822A1 (en) * | 2003-11-21 | 2005-05-26 | Andrej Litwin | Method in the fabrication of a monolithically integrated high frequency circuit |
| KR100725711B1 (ko) * | 2005-12-28 | 2007-06-07 | 동부일렉트로닉스 주식회사 | 반도체 소자 제조 방법 |
| CN101740392A (zh) * | 2008-11-27 | 2010-06-16 | 中芯国际集成电路制造(上海)有限公司 | Ldmos晶体管、半导体器件及其制造方法 |
-
2011
- 2011-03-10 CN CN201110058335.5A patent/CN102157384B/zh active Active
Patent Citations (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6177333B1 (en) * | 1999-01-14 | 2001-01-23 | Micron Technology, Inc. | Method for making a trench isolation for semiconductor devices |
| US20050112822A1 (en) * | 2003-11-21 | 2005-05-26 | Andrej Litwin | Method in the fabrication of a monolithically integrated high frequency circuit |
| KR100725711B1 (ko) * | 2005-12-28 | 2007-06-07 | 동부일렉트로닉스 주식회사 | 반도체 소자 제조 방법 |
| CN101740392A (zh) * | 2008-11-27 | 2010-06-16 | 中芯国际集成电路制造(上海)有限公司 | Ldmos晶体管、半导体器件及其制造方法 |
Cited By (7)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN103515202A (zh) * | 2012-06-05 | 2014-01-15 | 英飞凌科技奥地利有限公司 | 半导体器件及半导体器件的制造方法 |
| US9525043B2 (en) | 2012-06-05 | 2016-12-20 | Infineon Technologies Austria Ag | Semiconductor device and method of manufacturing a semiconductor device |
| CN103515202B (zh) * | 2012-06-05 | 2017-03-01 | 英飞凌科技奥地利有限公司 | 半导体器件及半导体器件的制造方法 |
| CN105575875A (zh) * | 2014-10-14 | 2016-05-11 | 中芯国际集成电路制造(上海)有限公司 | 相邻阱间隔离结构的制作方法及半导体器件 |
| CN105914179A (zh) * | 2016-06-24 | 2016-08-31 | 上海华虹宏力半导体制造有限公司 | Ldmos sti结构及工艺方法 |
| CN112397539A (zh) * | 2020-11-13 | 2021-02-23 | 武汉新芯集成电路制造有限公司 | 图像传感器及其制作方法 |
| CN112397539B (zh) * | 2020-11-13 | 2024-04-16 | 武汉新芯集成电路制造有限公司 | 图像传感器及其制作方法 |
Also Published As
| Publication number | Publication date |
|---|---|
| CN102157384B (zh) | 2016-08-17 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| CN101312211B (zh) | 半导体器件及其制造方法 | |
| US7919380B2 (en) | Method of manufacturing a transistor in semiconductor device having a gate electrode located between the trenches formed in low-concentration regions of the source and drain regions including high-concentration regions formed at the bottom of the trenches | |
| US8575691B2 (en) | Lateral-diffusion metal-oxide semiconductor device | |
| US8704300B1 (en) | Semiconductor device and fabricating method thereof | |
| US20080258214A1 (en) | Semiconductor Device and Method of Fabricating the Same | |
| CN101740392B (zh) | Ldmos晶体管、半导体器件及其制造方法 | |
| KR101699585B1 (ko) | 고전압 반도체 소자 및 그 제조 방법 | |
| CN100552975C (zh) | 半导体装置及其制造方法 | |
| CN103247623A (zh) | 半导体器件及其制造方法 | |
| KR20160012459A (ko) | 반도체 소자 및 그 제조 방법 | |
| KR20100078469A (ko) | 반도체 소자 및 그 제조 방법 | |
| CN112117332A (zh) | Ldmos器件及工艺方法 | |
| CN103050528A (zh) | Ldmos晶体管及其制作方法 | |
| CN102157384A (zh) | 晶体管的制造方法 | |
| US8723256B1 (en) | Semiconductor device and fabricating method thereof | |
| US8357972B2 (en) | Semiconductor power device | |
| CN101996885A (zh) | Mos晶体管及其制作方法 | |
| CN102130162A (zh) | Ldmos及其制造方法 | |
| CN112466950B (zh) | 一种抗边缘漏电soi mos结构及其形成方法 | |
| KR20090025757A (ko) | Ｄｍｏｓ 트랜지스터 및 그 제조 방법 | |
| CN102420142A (zh) | 一种优化高压ldmos器件源漏穿通性能的方法 | |
| TWI740531B (zh) | 高壓半導體裝置 | |
| TWI747379B (zh) | 高壓半導體裝置及其形成方法 | |
| CN102956479B (zh) | 绝缘栅双极晶体管结构及其制作方法 | |
| US20240047460A1 (en) | Semiconductor device and fabrication method thereof |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| C06 | Publication | ||
| PB01 | Publication | ||
| C10 | Entry into substantive examination | ||
| SE01 | Entry into force of request for substantive examination | ||
| ASS | Succession or assignment of patent right |
Owner name: SHANGHAI HUAHONG GRACE SEMICONDUCTOR MANUFACTURING Free format text: FORMER OWNER: HONGLI SEMICONDUCTOR MANUFACTURE CO LTD, SHANGHAI Effective date: 20140408 |
|
| C41 | Transfer of patent application or patent right or utility model | ||
| TA01 | Transfer of patent application right |
Effective date of registration: 20140408 Address after: 201203 Shanghai city Zuchongzhi road Pudong New Area Zhangjiang hi tech Park No. 1399 Applicant after: Shanghai Huahong Grace Semiconductor Manufacturing Corporation Address before: 201203 Shanghai city Zuchongzhi road Pudong New Area Zhangjiang hi tech Park No. 1399 Applicant before: Hongli Semiconductor Manufacture Co., Ltd., Shanghai |
|
| C14 | Grant of patent or utility model | ||
| GR01 | Patent grant |