CN102148188B

CN102148188B - 半导体器件及其制作方法

Info

Publication number: CN102148188B
Application number: CN201010110494.0A
Authority: CN
Inventors: 潘晶; 徐强; 卑多慧
Original assignee: Semiconductor Manufacturing International Shanghai Corp; Semiconductor Manufacturing International Beijing Corp
Current assignee: Semiconductor Manufacturing International Shanghai Corp; Semiconductor Manufacturing International Beijing Corp
Priority date: 2010-02-09
Filing date: 2010-02-09
Publication date: 2016-02-03
Anticipated expiration: 2030-02-09
Also published as: CN102148188A

Abstract

本发明提出了一种制作半导体器件的方法，包括下列步骤，提供一前端器件层；在所述前端器件层表面形成第一钝化层，所述钝化层上形成露出前端器件层的沟槽；在所述沟槽内以及第一钝化层表面形成金属层；在所述金属层的表面形成缓冲层。本发明还提出了一种半导体器件的结构，包括前端器件层；在所述前端器件层表面形成的第一钝化层，所述钝化层中具有露出所述前端器件层的沟槽；在所述沟槽内以及第一钝化层表面形成的金属层；在所述金属层的表面形成的缓冲层。

Description

半导体器件及其制作方法

技术领域

本发明涉及半导体制造工艺，特别涉及半导体器件及其制作方法。

背景技术

在半导体工业中，互连结构用于提供在IC芯片上的器件和整个封装之间的布线。参考例如美国专利5,071,518、5,098,860以及5,354,712等。在该技术中，在半导体衬底表面首先形成例如场效应晶体管(FET)的器件，然后在BEOL(后段制程)中形成互连结构。BEOL中的沉积包括：在各种电接触之间，尤其是在FEOL(前段制程)各步骤过程中制造的半导体之间，产生电互连网络，而且，特别是在制作随机存取存储器的情况下，产生用于以数字形式记录信息所需的电容器。

BEOL过程中，会形成在集成电路的表面的钝化层，用于增强器件对离子沾污的阻挡能力，保护电路及内部互连线免受机械和化学损伤，避免来自外界的污染，例如水蒸气或重离子金属等等。传统的BEOL过程中形成钝化层的方法如图1A至1E所示。

首先，如图1A所示，提供一前端器件层101。在前端器件层101上形成第一钝化层102，材料可以选择为二氧化硅。接着，如图1B所示，在第一钝化层102上形成一层具有图案的光刻胶层103，采用干刻蚀等方式刻蚀第一钝化层102，形成具有图案的第一钝化层102’。然后，如图1C所示，采用灰化工艺去除光刻胶层103。在整个结构上形成一层衬里层104，接着在衬里层104上面形成一层金属层105，材料可以选择为铝、铜或铝铜合金。接着，如图1D所示，在金属层105上面涂敷一层光刻胶(未示出)，经过曝光显影等方式形成具有图案的光刻胶层(未示出)，依次刻蚀金属层105以及衬里层104，形成具有图案的金属层105’和衬里层104’。接下来，如图1E所示，在金属层105’上形成第二钝化层106，材料可以选择为例如二氧化硅。然后进行后续的工艺步骤以完成整个BEOL过程。

但是传统的BEOL过程中会出现半导体器件受到等离子体损伤(PID)的问题。这是由于，传统的工艺中一般会采用二氧化硅作为钝化层，形成的方式为PECVD(等离子体增强化学气相沉积)法。理论上，PECVD所用到的等离子体总的对外电性应该是正离子和负离子是等量的，但实际上进入晶圆的正负离子在局部区域并不是和负离子等量的，如此就会产生大量游离的电荷。晶圆中的金属导线例如金属层105’等导体就像天线，可收集这些游离的电荷，如图2所示。当收集的电荷多到一定程度时，即与栅氧化层有一定电势差的时候，就会在金属层和栅氧化层之间产生电流，上述现象就是通常所说的等离子体损伤效应。这些游离的电荷所产生的放电容易在金属氧化物半导体(MOS)栅氧化层上产生等离子体损伤，从而增大了MOS管的漏电，严重时会造成MOS管的报废。尤其是当IC技术到达65nm节点以下时，等离子体损伤效应会引起其它各种器件的损伤，造成器件整体性能下降。另外，BEOL过程中所需要的高温也是增加等离子体损伤效应的一个原因。

因此，需要提供一种方法，能够有效消除BEOL过程中出现的等离子体损伤效应，提高半导体器件的整体性能，提高良品率。

发明内容

在发明内容部分中引入了一系列简化形式的概念，这将在具体实施方式部分中进一步详细说明。本发明的发明内容部分并不意味着要试图限定出所要求保护的技术方案的关键特征和必要技术特征，更不意味着试图确定所要求保护的技术方案的保护范围。

为了能够有效消除BEOL过程中出现的等离子体损伤效应，本发明提出了一种制作半导体器件的方法，包括下列步骤，提供一前端器件层；在所述前端器件层表面形成第一钝化层，所述钝化层上形成露出前端器件层的沟槽；在所述沟槽内以及第一钝化层表面形成金属层；在所述金属层的表面形成缓冲层。

优选地，还包括下列步骤，在所述第一钝化层与所述金属层之间形成衬里层。

优选地，还包括下列步骤，在所述缓冲层的表面形成第二钝化层。

优选地，所述缓冲层的材料是SiO₂或SiN。

优选地，所述缓冲层的厚度是300～1000埃。

优选地，所述缓冲层的厚度是500～700埃。

优选地，所述缓冲层的厚度为600埃。

优选地，所述缓冲层的形成方式为化学气相沉积或炉管氧化方式。

本发明还提出了一种半导体器件，包括，前端器件层；在所述前端器件层表面形成的第一钝化层，所述钝化层中具有露出所述前端器件层的沟槽；在所述沟槽内以及第一钝化层表面形成的金属层；在所述金属层的表面形成的缓冲层。

优选地，还包括，在所述第一钝化层与所述金属层之间形成的衬里层。

优选地，还包括，在所述缓冲层的表面形成的第二钝化层。

优选地，所述缓冲层的材料是SiO₂或SiN。

优选地，所述缓冲层的厚度是300～1000埃。

优选地，所述缓冲层的厚度是500～700埃。

优选地，所述缓冲层的厚度为600埃。

根据本发明，能够有效消除BEOL过程中出现的等离子体损伤效应，提高半导体器件的整体性能，提高半导体器件的良品率。

附图说明

本发明的下列附图在此作为本发明的一部分用于理解本发明。附图中示出了本发明的实施例及其描述，用来解释本发明的原理。在附图中，

图1A至1E是传统的BEOL过程中形成钝化层的剖面示意图；

图2是传统BEOL过程中产生等离子体损伤效应的示意图；

图3A至图3F是根据本发明的BEOL过程中为防止等离子体损伤形成的缓冲层的剖面示意图；

图4是根据本发明的具有缓冲层的结构半导体器件的示意图；

图5A是电势差与SPV的曲线图；

图5B是NMOS器件采用本发明方法的等离子体损伤检测曲线与传统的工艺相比的等离子体损伤检测曲线的比较图；

图6是根据本发明的具有缓冲层的半导体器件的制造工艺流程图。

具体实施方式

在下文的描述中，给出了大量具体的细节以便提供对本发明更为彻底的理解。然而，对于本领域技术人员来说显而易见的是，本发明可以无需一个或多个这些细节而得以实施。在其他的例子中，为了避免与本发明发生混淆，对于本领域公知的一些技术特征未进行描述。

为了彻底了解本发明，将在下列的描述中提出详细的步骤，以便说明本发明是如何利用缓冲层以便解决BEOL形成钝化层后产生的等离子体损伤效应的问题。显然，本发明的施行并不限定于半导体领域的技术人员所熟习的特殊细节。本发明的较佳实施例详细描述如下，然而除了这些详细描述外，本发明还可以具有其他实施方式。

参照图3A至图3F，示出根据本发明的BEOL过程中为防止等离子体损伤形成缓冲层的剖面示意图。

首先，如图3A所示，提供一前端器件层301，该前端器件层301包括前序工艺中所形成的器件结构层，例如金属互连结构层等。在前端器件层301上形成第一钝化层302，所述第一钝化层302材料可以是但不限于二氧化硅，形成的方式可以选用PECVD，厚度大约为6000～12000埃，优选为10000埃。

接着，如图3B所示，在第一钝化层302上涂敷一层光刻胶，通过曝光显影等工艺形成具有图案的光刻胶层303。以光刻胶层303为掩膜，采用干法刻蚀等方式，刻蚀第一钝化层302，形成露出前端器件层301的沟槽310，同时形成具有图案的第一钝化层302’。接着采用灰化工艺去除光刻胶层303。

然后，如图3C所示，在沟槽310内以及第一钝化层302’表面上以CVD(化学气相沉积)方式形成一层衬里层304，材料可以是但不限于Ti、TiN、Ta、TaN中的一种或多种，厚度大约为200～800埃。衬里层304的作用是用于阻挡接下来要沉积的金属层与前端器件层中的金属层之间的相互扩散。在衬里层304的表面以CVD或者电镀的方式形成一层金属层305，材料可以是但不限于铝、铜或铝铜合金，厚度大约为10000～15000埃。

接下来，如图3D所示，在金属层305上面涂敷一层光刻胶(未示出)，经过曝光显影等方式形成具有图案的光刻胶层(未示出)，采用干刻蚀或湿刻蚀等方式依次刻蚀金属层305以及衬里层304，形成具有图案的金属层305’和衬里层304’。

然后，如图3E所示，在整个结构表面形成一层缓冲层306，材料可以是但不限于SiO₂或SiN，厚度大约为300～1000埃，优选为500～700埃，更优选为600埃。形成的方式可以是CVD方式或炉管氧化方式，例如当缓冲层306的材料为SiO₂时，可采用TEOS为原料的炉管氧化方式。

接着，如图3F所示，在缓冲层306的表面形成第二钝化层307，形成的方式材料可以是但不限于二氧化硅，形成的方式可以选用PECVD，厚度大约为6000～12000埃，优选为10000埃。接着进行后续的工艺。

根据本发明，在BEOL过程中沉积钝化层307之前，先沉积一层缓冲层306，用以阻挡在形成钝化层307时聚集到金属层305表面的电荷，防止电荷聚集到金属层305后与前端器件层中的栅氧化层形成电势差产生电流。电荷被阻挡在缓冲层306的上表面，如图4所示，此时即使在缓冲层306的表面有电荷的聚集，因为缓冲层306不具有导电性，所以无法形成电流。形成缓冲层306可以在与形成钝化层307的同一机台中生成，也可以在其他机台中生成，选择自由。而且缓冲层306所采用的材料成本低廉，不会造成生产成本的提高，且其形成方式工艺成熟，便于本领域技术人员的操作。缓冲层306所选择的厚度范围在300～1000埃之间，这样的范围不会对后续的封装工艺造成影响，即不会影响后续所沉积的钝化层的密封效果。

图5A示出了传统的工艺样品与根据本发明的样品的晶圆表面的电荷积累产生的电势差与SPV(表面光电压)之间的关系。从图中可以看出，SPV＝0时，根据本发明的样品的值更靠近电势差等于0的直线，这代表根据本发明制作的样品累积电荷较少，所遭受的等离子体损伤较小，从而可以判断根据本发明可以大大减小等离子体损伤。

如图5B所示，示出了NMOS器件采用本发明方法的等离子体损伤检测曲线B与传统的工艺相比的等离子体损伤检测曲线A的比较图。横坐标代表栅极漏电流I的负对数，即-lgI，纵坐标代表概率，即当横坐标为11时，纵坐标为20％，即代表栅极漏电流小于10e^-11A/um的概率小于20％。工艺中要求的是很小的漏电流以及均一的分布。横坐标的值越小，代表栅极漏电流越大，也就是等离子体损伤越严重。因此，要求横坐标尽可能大时，纵坐标也尽可能大。传统上通过观测曲线的垂直程度来判断等离子体损伤的程度，即曲线与横坐标轴所成的角度越靠近90度越代表等离子体损伤程度较小。从图5B中可以看出，根据本发明的样品片的B曲线明显更为垂直于横坐标轴，即可判断根据本发明的样品片所遭受的等离子体损伤程度较小。另一方面，传统工艺的样品的曲线图中有大约10个点处于分散状态，这说明BEOL过程中采用传统工艺漏电流分布不均匀，不符合工艺的要求。根据本发明在BEOL过程中形成具有缓冲层的半导体器件，其曲线图中只有3个点处于分散状态，说明根据本发明的方法制作的半导体器件的漏电流分布均匀。根据本发明的方法制作的半导体器件的样品曲线与根据传统方法制作的半导体器件的样品曲线相比，在具有同样的漏电流的大小的情况下，根据本发明的方法制作的半导体器件的样品的纵坐标的值更大，也就是概率更大，效果较好。因此，根据本发明，有效地解决了传统的BEOL过程中产生的等离子体损伤效应的问题。

图6的流程图示出了制作根据本发明实施例的具有缓冲层的BEOL过程的工艺流程。在步骤601中，提供一前端器件层，在前端器件层上形成第一钝化层。在步骤602中，在第一钝化层上涂敷一层光刻胶，通过曝光显影等工艺形成具有图案的光刻胶层。在步骤603中，以具有图案的光刻胶层为掩膜，刻蚀第一钝化层，形成沟槽以及具有图案的第一钝化层。在步骤604中，采用灰化工艺去除光刻胶层。在沟槽内以及第一钝化层表面上形成一层衬里层，在衬里层的表面以形成一层金属层。在步骤605中，在金属层上面涂敷一层光刻胶(未示出)，经过曝光显影等方式形成具有图案的光刻胶层(未示出)，依次刻蚀金属层以及衬里层，形成具有图案的金属层和衬里层。在步骤606中，在整个结构表面形成一层缓冲层。在步骤607中，在缓冲层的表面形成第二钝化层，接着进行后续的工艺。

根据如上所述的实施例制造的具有缓冲层以防止BEOL过程中产生的等离子体损伤的半导体器件可应用于多种集成电路(IC)中。根据本发明的IC例如是存储器电路，如随机存取存储器(RAM)、动态RAM(DRAM)、同步DRAM(SDRAM)、静态RAM(SRAM)、或只读存储器(ROM)等等。根据本发明的IC还可以是逻辑器件，如可编程逻辑阵列(PLA)、专用集成电路(ASIC)、合并式DRAM逻辑集成电路(掩埋式DRAM)或任意其他电路器件。根据本发明的IC芯片可用于例如用户电子产品，如个人计算机、便携式计算机、游戏机、蜂窝式电话、个人数字助理、摄像机、数码相机、手机等各种电子产品中，尤其是射频产品中。

本发明已经通过上述实施例进行了说明，但应当理解的是，上述实施例只是用于举例和说明的目的，而非意在将本发明限制于所描述的实施例范围内。此外本领域技术人员可以理解的是，本发明并不局限于上述实施例，根据本发明的教导还可以做出更多种的变型和修改，这些变型和修改均落在本发明所要求保护的范围以内。本发明的保护范围由附属的权利要求书及其等效范围所界定。

Claims

1.一种制作半导体器件的方法，包括以下步骤，

提供一前端器件层；

在所述前端器件层表面形成第一钝化层，所述第一钝化层上形成露出所述前端器件层的沟槽；

在所述沟槽内以及所述第一钝化层表面形成金属层；

在所述金属层的表面形成厚度为300～1000埃的缓冲层，所述缓冲层的形成方式为化学气相沉积或炉管氧化方式；

采用等离子体增强化学沉积工艺在所述缓冲层的表面形成第二钝化层。

2.如权利要求1所述的方法，其特征在于，还包括下列步骤，

在所述第一钝化层与所述金属层之间形成衬里层。

3.如权利要求1所述的方法，其特征在于，所述缓冲层的材料是SiO₂或SiN。

4.如权利要求1所述的方法，其特征在于，所述缓冲层的厚度是500～700埃。

5.如权利要求4所述的方法，其特征在于，所述缓冲层的厚度为600埃。

6.一种半导体器件，包括，

前端器件层；

在所述前端器件层表面形成的第一钝化层，所述第一钝化层中具有露出所述前端器件层的沟槽；

在所述沟槽内以及第一钝化层表面形成的金属层；

在所述金属层的表面形成的厚度为300～1000埃的缓冲层，所述缓冲层的形成方式为化学气相沉积或炉管氧化方式；

在所述缓冲层的表面通过等离子体增强化学沉积工艺形成的第二钝化层。

7.如权利要求6所述的器件，其特征在于，还包括，

在所述第一钝化层与所述金属层之间形成的衬里层。

8.如权利要求6所述的器件，其特征在于，所述缓冲层的材料是SiO₂或SiN。

9.如权利要求6所述的器件，其特征在于，所述缓冲层的厚度是500～700埃。

10.如权利要求9所述的器件，其特征在于，所述缓冲层的厚度为600埃。

11.一种包含通过如权利要求1所述的方法制造的半导体器件的集成电路，其中所述集成电路选自动态随机存取存储器、同步随机存取存储器、静态随机存取存储器、只读存储器、可编程逻辑阵列和射频电路。

12.一种包含通过如权利要求1所述的方法制造的半导体器件的电子设备，其中所述电子设备选自个人计算机、游戏机、蜂窝式电话、个人数字助理、摄像机和数码相机。