CN102130096A

CN102130096A - 一种集成电路金属冗余填充物耦合电容的测试结构和方法

Info

Publication number: CN102130096A
Application number: CN 201010300344
Authority: CN
Inventors: 王强; 陈岚; 阮文彪; 李志刚; 杨飞; 周隽雄; 叶甜春
Original assignee: Institute of Microelectronics of CAS
Current assignee: Institute of Microelectronics of CAS
Priority date: 2010-01-15
Filing date: 2010-01-15
Publication date: 2011-07-20
Anticipated expiration: 2030-01-15
Also published as: CN102130096B

Abstract

本发明涉及一种对集成电路金属冗余填充物耦合电容的测试结构和方法。在集成电路制造过程中，为改善平坦化效果往往会在版图中进行冗余金属填充，而冗余金属对耦合电容存在着很大影响。在兼顾到这一点的情况下，本发明提供了一种集成电路金属冗余填充物耦合电容的测试结构和应用该测试结构的测试方法。所述测试结构包括由介质、待测铜线阵列、外围引线、测试引脚组成的测试金属层，通过在耦合电容实测结构中加入了为改善CMP效果而设计的金属冗余填充物，同时通过选取合适的测试结构尺寸和设计特殊的引脚引线结构，不但能有效完成含有金属冗余填充物的多层测试结构耦合电容的测量，而且可以就不同类型金属冗余填充结构对耦合电容的影响进行比较，同时该版图结构也可以简化多层互连线的测量。

Description

一种集成电路金属冗余填充物耦合电容的测试结构和方法

技术领域

本发明涉及集成电路制造工艺和版图设计技术领域，具体涉及到一种集成电路金属冗余填充物耦合电容的测试结构和方法。

背景技术

集成电路(Integrated Circuit，IC)制造技术按照摩尔定律以每18个月集成度提高一倍的速度发展。随着器件特征尺寸的缩小，寄生参数的影响变得越来越明显。寄生参数本质上是由于引入了新的电路结构所产生的，比如一条金属线搭在另一条金属线的旁边，就会有寄生效应存在。特别是在当前电路频率比较高布线密度大的情况下，寄生效应问题严重影响到电路的时序收敛性和信号完整性等问题。因此，在集成电路设计过程中，总是需要关注如何布局布线以使寄生效应对电路产生的影响最小，同时还要提取寄生参数对电路功能进行仿真来验证和优化设计。另一方面，化学机械研磨(Chemical Mechanical Polishing，CMP)是集成电路制造中所应用的表面平坦化工艺，是化学腐蚀和机械研磨的组合技术，被公认为是超大规模集成电路阶段最好的材料全局平坦化方法。但随着特征尺寸的减小，最小线宽与间距变得越来越小，在90纳米以下节点，可制造性问题开始出现：细线区的多余铜金属不容易清除干净，易造成芯片短路；细线区与宽线区在CMP工艺后金属厚度不均匀，严重影响芯片的电性能。仅仅依靠制造工程师优化CMP工艺，已经无法解决，因为芯片表面形貌起伏、铜金属互连线的蝶形及介质层的侵蚀等都与版图图形特征如金属密度、金属线宽及线间距等紧密相关。因此，设计者开始采用在版图中的非金属区加入金属冗余填充物(通常选择浮空型金属填充)的方法，来改善金属密度的一致性和金属线宽间距对CMP效果的影响。

加入金属冗余填充物，固然可以使CMP效果得到一定程度上的改善。但是正如前面所说，引入新的电路结构就带来了新的寄生参数，浮空金属冗余填充带来的寄生参数的影响特别是耦合电容的增加不可忽视，这也会成为一个导致芯片无法正常工作的隐患。因此，金属冗余填充方法对CMP效果的改善和对电路寄生参数的影响，这就存在着一个二者如何平衡的问题。为了解决二者的平衡问题，就需要对加入的金属冗余填充物所引起的耦合电容进行准确的测试。

现有技术中，可采用EDA工具软件来提取寄生参数，从而测试金属冗余填充物对耦合电容变化的影响。但是，使用EDA工具软件也存在着诸多缺陷，譬如软件内部电路模型复杂，对于复杂结构的版图需要耗费大量的仿真计算时间，模拟结果与实际值之间存在一定程度的误差。

发明内容

因此，为解决现有技术下超大规模集成电路设计过程中，对金属冗余填充物引起的寄生参数进行测试当中所存在的上述不足，本发明提供一种对集成电路金属冗余填充物耦合电容的测试结构和方法。

为达到上述目的，本发明提供了一种集成电路金属冗余填充物耦合电容的测试结构，该测试结构包括由介质、待测铜线阵列、外围引线、测试引脚组成的测试金属层，其中：待测铜线阵列设置于介质上，包括若干彼此平行的待测铜线，其中奇数列的待测铜线通过引线相连形成梳状的第一待测铜线组，偶数列的待测铜线通过引线相连形成梳状的第二待测铜线组；相邻的待测铜线中间可加入金属冗余填充物；通过所述外围引线将待测铜线阵列中的第一、第二待测铜线组分别与测试引脚相连接；通过所述测试引脚连接耦合电容测量设备从而测量第一、第二待测铜线组之间的耦合电容。

优选地，所述待测铜线阵列的横向宽度和纵向长度相等。

优选地，所述待测铜线的线宽和相邻两条铜线之间的间距比例应使测试结构的金属密度低于15％。

优选地，为了多层测量的方便，所述测试引脚被设置为测试引脚阵列。

进一步优选地，所述测试结构包括若干个上下重叠的所述测试金属层，其中通过通孔连接各测试金属层当中位于所述测试引脚阵列相同位置的所述测试引脚。

本发明还提供了一种集成电路金属冗余填充物耦合电容的测试方法，包括以下步骤：

1.设置金属冗余填充物耦合电容的测试结构，该测试结构包括由介质、待测铜线阵列、外围引线、测试引脚组成的测试金属层，设置步骤包括：在介质上设置待测铜线阵列，所述待测铜线阵列包括若干彼此平行的待测铜线，其中奇数列的待测铜线通过引线相连形成梳状的第一待测铜线组，偶数列的待测铜线通过引线相连形成梳状的第二待测铜线组；利用外围引线将待测铜线阵列中的第一、第二待测铜线组分别与测试引脚相连接，将所述测试引脚连接耦合电容测量设备；

2.测量所述待测铜线阵列在无填充时的耦合电容；

3.在所述待测铜线阵列中相邻的待测铜线之间加入金属冗余填充物，测量加入金属冗余填充物后的耦合电容；

优选地，上述测试方法进一步包括步骤：

改变金属冗余填充物的形状、尺寸、填充物与待测铜线的间距、填充物彼此间距当中的任意一项或多项，测量改变后的耦合电容。

进一步地，为了满足实际多层测量的需要，所述测试方法进一步包括：设置若干个上下重叠的所述测试金属层，并将各测试金属层的所述测试引脚设置为测试引脚阵列；设置通孔，连接各测试金属层当中位于所述测试引脚阵列相同位置的所述测试引脚；通过最上层测试金属层中的所述测试引脚测量各测试金属层的耦合电容。

利用本发明的测试结构和方法，以实测的形式，进行金属冗余填充和无填充下的耦合电容对比，从而对金属冗余填充物所带来的实际耦合电容增加有真实定量了解；其次在有金属冗余填充的结构中，又有几种类型的对比，包括对不同尺寸、不同间距、不同形状和不同排列的填充物所引起的耦合电容的对比，测量结果对指导关于金属冗余填充方面的研究具有实用价值。另外，利用所述引脚和引线结构，使不同测试金属层的引脚块位置重叠，之间由通孔相连，从而可以在集成电路所有金属层制造完成之后，从最上层一次性测量各层待测结构的耦合电容，省去了不必要的中间金属层耦合电容测量步骤。

与现有技术相比，本发明技术方案所产生的有益效果为：在实测结构中加入了为改善CMP效果而设计的金属填充物，通过选取合适的测试结构尺寸，设计特殊的引脚引线结构，不但能有效完成含有金属冗余填充物测试结构的耦合电容测量，而且可以就不同类型金属冗余填充结构对耦合电容的影响进行比较，同时也可以简化多层互连线的测量问题。

附图说明

为使本发明的上述和其他目的、特征和优点更加明显易懂，下面将详细介绍本发明一优选实施例，并配合附图做详细说明。附图中：

图1为本发明实施例的集成电路金属冗余填充物耦合电容测试结构的整体结构示意图；

图2为本发明实施例的测试结构的局部结构放大图；

图3A-B为本发明实施例的测试结构中对不同金属冗余填充物的对比示意图；

图4A-B为本发明实施例的测试结构中的外围引线和测试引脚阵列的俯视及纵向剖视图。

附图的标记说明：

100：介质

102：待测铜线阵列中的待测铜线；

104、104’、104”：外围引线；

106、106’、106”：测试引脚阵列；

测试引脚阵列106包括三行测试引脚106a、106b和106c；

108：待测铜线阵列中相邻两条待测铜线的线间距

110：待测铜线阵列的横向宽度

112：待测铜线阵列的纵向长度

114：待测结构中的金属冗余填充物

204：待测结构中金属冗余填充物与信号线之间的距离

206：待测结构中金属冗余填充物之间的距离

208：待测结构中相邻两列金属冗余填充物的纵向位置差距

300：待测铜线阵列

310：相邻金属层之间的通孔

具体实施方式

下面结合附图和一具体实施例，对本发明的技术方案作详细说明。

参见图1，本发明提供一种集成电路金属冗余填充物耦合电容的测试结构，用于测量集成电路结构的耦合电容。本实施例的测试结构是由若干个测试金属层组成的多层结构，图1是其中单层测试金属层的示意图。在介质100上设置测试金属层，其主体是一正方形的待测铜线阵列，阵列由若干待测铜线102相互平行地排列而成，如图，阵列中奇数列(图1中为第1、3、5列)的待测铜线102被阵列内部的横向引线连接形成梳状的待测铜线组，相应地，偶数列(图1中的第2、4、6列)的待测铜线102也连接为梳状的待测铜线组，如图1中所示，待测铜线组的形状如梳状。待测铜线阵列的长度112为500微米(即单根待测铜线102的长度是500微米)，阵列的宽度110也为500微米，上述结构使得该组铜线耦合电容数值约为0.1pF，足够达到测量设备的量程要求。待测铜线102的线宽0.5微米，相邻两条待测铜线的间距108为4微米，这样使测试结构的金属密度为11.1％，小于15％，因而相邻两待测铜线间可以进行金属冗余填充结构的设计。

外围引线104把以上待测铜线组分别连接到测试引脚106，耦合电容测量设备的探针可以连接到测试引脚106，从而测量待测铜线阵列的耦合电容。为后续的多层测量结构设计的需要，引脚106也设计成图1所示的测试引脚阵列的形式。

首先，可以先测量无金属填充物时的耦合电容，此测量结果可作为一个参考值。接下来的实测结构，待测铜线阵列中加入金属冗余填充物。图1中的测试结构，在相邻的待测铜线102之间示意性的加入了金属冗余填充物114。图2所示的是实际结构中正方形金属冗余填充物结构的局部放大图。待测铜线102其间加入了为改善CMP效果而设计的金属冗余填充物114，此结构对于研究实际电路中金属冗余填充物对耦合电容有重要意义。202，204代表填充物与待测铜线102的距离，206代表填充物之间的距离，208代表相邻填充列之间垂直方向的相对距离。

实际测量时为设计对比实验，有以下几种考虑：首先，通过改变204来考虑填充物与铜线的距离对耦合电容的影响，204的取值可以按照铜线最小线宽的倍数变化，例如取1倍、2倍、3倍、5倍等；接着，通过改变208考虑垂直方向的交错对耦合电容的影响；另外，还通过改变金属冗余填充物114的尺寸来考虑不同尺寸填充物对耦合电容的影响；可以通过改变金属冗余填充物的形状来获得不同填充形状对耦合电容的影响，除设计有图2中正方形填充物的结构外，还可以设计图3A中所示的十字形填充结构；最后，如图3右侧B图所示，还可以进行水平和垂直两个方向相对移动来考虑这种双向交错效应对电路耦合电容的影响。以上几种对比实验方案均包括在实测结构中，对考察不同金属冗余填充结构对实际电路中耦合电容的影响有重要作用。

为实际测量的需要，还需要设计多层的耦合电容的测试结构。如图4所示，以三层测试金属层的结构为例，左侧图4A是俯视图，右侧图4B为纵向截面图，俯视图仅看到最上层的测试金属层结构，下面的测试金属层的结构都与之完全相同且完全重叠。用300表示作为耦合电容测试主体结构的待测铜线阵列，其中300c、300b、300a分别是第一、二、三层测试金属层的待测铜线阵列，104、104’和104”分别为第一、二、三层测试金属层的待测铜线阵列与测试引脚阵列间的引线。106为第一层测试金属层的测试引脚阵列，其中的测试引脚分为三行，即图34A所示的106a、106b和106c。106’为第二层测试金属的测试引脚阵列，106”为第三层测试金属的测试引脚阵列，106’与106”同样各包括三行测试引脚，并且三层测试金属层的测试引脚阵列当中，在同一位置的测试引脚均用通孔(via)310连接。为增加电路的可靠性，通孔结构设计采用阵列的形式。

在实际测量过程中，当完成电路三层测试金属层的制造之后，从最上层测试金属层的测试引脚阵列106可以直接测量三层测试结构的耦合电容。具体方法如下：耦合电容测量设备通过接通测试引脚106c所在行，经过引线104，即可测得铜线阵列300c所对应的耦合电容；测量设备通过接通引脚106b所在行，由于存在着通孔与第二层相同位置的测试引脚相连，再通过引线104’，即可测得铜线阵列300b所对应的耦合电容；测量设备通过接通测试引脚106a所在行，由于存在着通孔与第三层相同位置的测试引脚相连，再通过引线104”，即可测得铜线阵列300a所对应的耦合电容。这样的测试结构，大大简化了多层互连线耦合电容的测量，缩短了整体测试周期。

与现有技术相比，本发明在实测结构中加入了为改善CMP效果而设计的金属填充物，能有效进行含有金属冗余填充物的测试结构的耦合电容测量，而且可以比较无填充结构及加入不同类型结构的金属冗余填充物后对耦合电容的影响，同时也可以简化多层互连线的测量问题。

以上所述的具体实施例，对本发明的目的、技术方案和有益效果进行了进一步详细说明，所应理解的是，以上所述仅为本发明的具体实施例而已，并不用于限制本发明，凡在本发明的精神和原则之内，所做的任何修改、等同替换、改进等，均应包含在本发明保护范围内。

Claims

1.一种集成电路金属冗余填充物耦合电容的测试结构，其特征在于：该测试结构包括由介质、待测铜线阵列、外围引线、测试引脚组成的测试金属层，其中：待测铜线阵列设置于介质上，包括若干彼此平行的待测铜线，其中奇数列的待测铜线通过引线相连形成梳状的第一待测铜线组，偶数列的待测铜线通过引线相连形成梳状的第二待测铜线组；相邻的待测铜线中间可加入金属冗余填充物；通过所述外围引线将待测铜线阵列中的第一、第二待测铜线组分别与测试引脚相连接；通过所述测试引脚连接耦合电容测量设备，从而测量第一、第二待测铜线组之间的耦合电容。

2.根据权利要求1所述的测试结构，其特征在于：所述待测铜线阵列的横向宽度和纵向长度相等。

3.根据权利要求1所述的测试结构，其特征在于：所述待测铜线的线宽和相邻两条铜线之间的间距比例应使测试结构的金属密度低于15％。

4.根据权利要求1所述的测试结构，其特征在于：所述测试引脚被设置为测试引脚阵列。

5.根据权利要求5所述的测试结构，其特征在于：所述测试结构包括若干个上下重叠的所述测试金属层，其中通过通孔连接各测试金属层当中位于所述测试引脚阵列相同位置的所述测试引脚。

6.一种集成电路金属冗余填充物耦合电容的测试方法，其特征在于包括以下步骤：

(1)设置金属冗余填充物耦合电容的测试结构，该测试结构包括由介质、待测铜线阵列、外围引线、测试引脚组成的测试金属层，设置步骤包括：在介质上设置待测铜线阵列，所述待测铜线阵列包括若干彼此平行的待测铜线，其中奇数列的待测铜线通过引线相连形成梳状的第一待测铜线组，偶数列的待测铜线通过引线相连形成梳状的第二待测铜线组；利用外围引线将待测铜线阵列中的第一、第二待测铜线组分别与测试引脚相连接，将所述测试引脚连接耦合电容测量设备；

(2)测量所述待测铜线阵列在无填充时的耦合电容；

(3)在所述待测铜线阵列中相邻的待测铜线之间加入金属冗余填充物，测量加入金属冗余填充物后的耦合电容。

7.根据权利要求6所述的测试方法，其特征在于：所述测试方法进一步包括步骤：

8.根据权利要求6所述的测试方法，其特征在于：所述测试方法进一步包括：设置若干个上下重叠的所述测试金属层，并将各测试金属层的所述测试引脚设置为测试引脚阵列；设置通孔，连接各测试金属层当中位于所述测试引脚阵列相同位置的所述测试引脚；通过最上层测试金属层中的所述测试引脚测量各测试金属层的耦合电容。