CN102122655A

CN102122655A - 像素结构、像素阵列以及显示面板

Info

Publication number: CN102122655A
Application number: CN2010105211496A
Authority: CN
Inventors: 徐雅玲; 奚鹏博; 侯鸿龙
Original assignee: AU Optronics Corp
Current assignee: AU Optronics Corp
Priority date: 2010-10-22
Filing date: 2010-10-22
Publication date: 2011-07-13

Abstract

本发明公开一种像素结构、像素阵列以及显示面板。所述像素结构包括扫描线、数据线、有源元件、像素电极以及导电条状图案。有源元件与扫描线以及数据线电连接。像素电极与有源元件电连接。导电条状图案位于数据线的上方且与数据线电连接，其中导电条状图案的线宽大于或是等于数据线的线宽，且导电条状图案与像素电极属于同一膜层。

Description

像素结构、像素阵列以及显示面板

技术领域

本发明涉及一种像素结构、像素阵列以及显示面板。

背景技术

一般而言，液晶显示器的像素结构包括扫描线、数据线、有源元件与像素电极。在像素结构中，将像素电极的面积设计地愈大，可提高液晶显示器的开口率(aperture ratio)。然而，当像素电极与数据线过于接近时，像素电极与数据线之间的杂散电容(capacitance between pixel and data line，Cpd)会变大。如此一来，在开关元件关闭期间，像素电极的电压会受到数据线所传送的信号的影响而发生所谓的串音效应(crosstalk)，进而影响液晶显示器的显示品质。

更详细来说，一般在像素阵列的其中一个像素结构中，像素电极两侧会各自有一条数据线。由于像素结构的多道光掩模制作工艺之间会存在某种程度的对位偏移，导致像素结构的各膜层之间存在一定程度的偏移量。如此将使得像素电极与其两侧的数据线之间的距离不同，以致像素电极与其两侧的数据线之间的耦合电容并不相等。换言之，数据线上的信号变化对于像素电极的电位拉扯不相等，如此将导致像素电极上的电位有所变化，进而影响显示面板于显示影像时的灰阶表现，而产生所谓V形串音效应(V-crosstalk)。

发明内容

本发明的目的在于提供一种像素结构、像素阵列以及显示面板，其可以减轻显示面板的V形串音效应(V-cross-talk)。

本发明提出一种像素结构，其包括扫描线、数据线、有源元件、像素电极以及导电条状图案。有源元件与扫描线以及数据线电连接。像素电极与有源元件电连接。导电条状图案，位于数据线的上方且与数据线电连接，其中导电条状图案的线宽大于或是等于数据线的线宽，且导电条状图案与像素电极属于同一膜层。

本发明提出一种像素阵列，其包括多条数据线、多条扫描线、多个有源元件、多个像素电极以及多个导电条状图案。每一有源元件与其中一条扫描线以及其中一条数据线电连接。每一像素电极与对其中一个有源元件电连接。每一导电条状图案位于其中一条数据线的上方且与数据线电连接，其中所述导电条状图案的线宽大于或是等于所述数据线的线宽，且导电条状图案与像素电极属于同一膜层。

本发明提出一种显示面板，其包括第一基板、第二基板以及显示介质。第一基板包括如上所述的像素阵列。第二基板位于第一基板的对向。显示介质位于第一基板与第二基板之间。

基于上述，本发明在数据线上方设置导电条状图案，且导电条状图案与数据线电连接。由于导电条状图案与像素电极属于同一膜层，且像素电极除了与两侧的数据线产生耦合电容之外也会与数据线上方的导电条状图案产生耦合电容。因此，像素电极两侧的耦合电容的差异值可以降低，进而以减轻显示面板的V形串音效应(V-cross-talk)。

为让本发明的上述特征和优点能更明显易懂，下文特举实施例，并配合所附附图作详细说明如下。

附图说明

图1是根据本发明一实施例的像素阵列的上视示意图；

图2是图1沿着剖面线A-A’的剖面示意图；

图3是根据本发明一实施例的像素阵列的上视示意图；

图4是图3沿着剖面线B-B’的剖面示意图；

图5是根据本发明一实施例的显示面板的示意图。

主要元件符号说明

100：基板

102，104：绝缘层

SL1～SL2：扫描线

DL1～DL3：数据线

T1、T2：有源元件

PE1、PE2：像素电极

G1、G2：栅极

S1、S2：源极

D1、D2：漏极

C1～C3：接触窗

B1～B3：导电条状图案

d1、d2：距离

SM1、SM2：遮蔽图案

10：第一基板

20：第二基板

12：像素阵列

30：显示介质

具体实施方式

图1是根据本发明一实施例的像素阵列的上视示意图。图2是图1沿着剖面线A-A’的剖面示意图。请参照图1以及图2，本实施例的像素阵列包括多条数据线DL1～DL3、多条扫描线SL1～SL2、多个有源元件T1，T2、多个像素电极PE1，PE2以及多个导电条状图案B1～B3。一般来说，像素阵列是由多个像素结构所构成。为了详细说明本实施例，图1的像素阵列仅绘示出其中两个像素结构。实际上，像素阵列是由多个阵列排列的像素结构所构成。

扫描线SL1～SL2与数据线DL1～DL3设置于基板100上。扫描线SL1～SL2与数据线DL1～DL3彼此交错设置，且扫描线SL1～SL2与数据线DL1～DL3之间夹有绝缘层102。换言之，数据线DL1～DL3的延伸方向与扫描线SL1、SL2的延伸方向不平行，较佳的是，数据线DL1～DL3的延伸方向与扫描线SL1～SL2的延伸方向垂直。另外，扫描线SL1～SL2与数据线DL1～DL3属于不同的膜层。基于导电性的考量，扫描线SL1～SL2与数据线DL1～DL3一般是使用金属材料。然，本发明不限于此，根据其他实施例，扫描线SL1～SL2与数据线DL1～DL3也可以使用其他导电材料。例如：合金、金属材料的氮化物、金属材料的氧化物、金属材料的氮氧化物、或其它合适的材料)、或是金属材料与其它导材料的堆叠层。

有源元件T1，T2分别与扫描线SL1～SL2的其中一条以及数据线DL1～DL3的其中一条电连接。更详细来说，有源元件T1包括栅极G1、源极S1以及漏极D1。栅极G1与扫描线SL1电连接。源极S1与数据线DL1电连接。有源元件T2包括栅极G2、源极S2以及漏极D2。栅极G2与扫描线SL电连接。源极S2与数据线DL2电连接。上述的有源元件T1，T2可以是底部栅极型薄膜晶体管或是顶部栅极型薄膜晶体管。

像素电极PE1与有源元件T1电连接。像素电极PE2与有源元件T2电连接。更详细来说，像素电极PE1与有源元件T1的漏极D1电连接。像素电极PE2与有源元件T2的漏极D2电连接。像素电极PE1，PE2可为穿透式像素电极、反射式像素电极或是半穿透半反射式像素电极。穿透式像素电极的材质包括金属氧化物，例如是铟锡氧化物、铟锌氧化物、铝锡氧化物、铝锌氧化物、铟锗锌氧化物、或其它合适的氧化物、或者是上述至少二者的堆叠层。反射式像素电极的材质包括具有高反射率的金属材料。

在本实施例中，上述的像素电极PE1，PE2与数据线DL1～DL3之间是不重叠的。值得一提的是，一般来说，当于设计用来定义像素结构的像素电极PE1，PE2的光掩模与用来定义数据线DL1～DL3的光掩模时，会设计成使像素电极与其两侧的数据线之间的距离相等。但，实际上，在制作工艺过程之中，因光掩模与膜层之间会存在某种程度的对位偏移，使得最后所形成的像素电极与其两侧的数据线之间的距离无法如理想般的完全相等。因此，通常像素电极与其两侧的数据线之间的距离不完全一致。举例而言，以图1为例，像素电极PE1与其两侧的数据线DL1，DL2之间具有第一距离d1以及第二距离d2，一般来说第一距离d1不等于第二距离d2。而由于像素电极PE1与其两侧的数据线DL1，DL2之间的第一距离d1与第二距离d2不相同，因此像素电极PE1与其两侧的数据线DL1，DL2之间的耦合电容也就不相同。为了降低像素电极与其两侧的数据线之间的耦合电容的差异值，本实施例在数据线上设置了导电条状图案，如下所述。

导电条状图案B1～B3分别位于数据线DL1～DL3的上方且分别与对应的数据线DL1～DL3电连接。在本实施例中，数据线DL1～DL3与导电条状图案B1～B3之间夹有绝缘层104，且数据线DL1～DL3与导电条状图案B1～B3之间是通过形成在绝缘层104中的接触窗C1～C3而电连接。更详细来说，导电条状图案B1位于数据线DL1的上方，且导电条状图案B1通过形成在绝缘层104中的接触窗C1与数据线DL1电连接。导电条状图案B2位于数据线DL2的上方，且导电条状图案B2通过形成在绝缘层104中的接触窗C2与数据线DL2电连接。导电条状图案B3位于数据线DL3的上方，且导电条状图案B3通过形成在绝缘层104中的接触窗C3与数据线DL3电连接。本发明不限制导电条状图案B1～B3与数据线DL1～DL3之间的接触窗C1～C3的数目。举例来说，在导电条状图案B1与数据线DL1之间的接触窗C1可以是一个、两个或是更多个。另外，本发明也不限制导电条状图案B1～B3与数据线DL1～DL3之间必须通过接触窗C1～C3电连接。换言之，根据其他实施例，导电条状图案B1～B3可以直接与数据线DL1～DL3接触。

特别是，所述导电条状图案B1～B3的线宽大于或是等于所述数据线DL1～DL3的线宽。在图1的实施例中所绘示的是导电条状图案B1～B3的线宽大于数据线DL1～DL3的线宽。根据本发明的一实施例，导电条状图案B1～B3线宽(W1)与数据线DL1～DL3的线宽(W2)的比值(W1/W2)为1～1.5。

在本实施例中，导电条状图案B1～B3与像素电极PE1，PE2是属于同一膜层，较佳的是导电条状图案B1～B3的材质与像素电极PE1，PE2的材质相同。换言之，在本实施例中，形成导电条状图案B1～B3与像素电极PE1，PE2的方法是先沉积一层导电层(未绘示)，之后以光刻以及蚀刻程序图案化上述导电层，以同时定义出导电条状图案B1～B3与像素电极PE1，PE2。倘若像素电极PE1，PE2的材质是透明导电材料，那么导电条状图案B1～B3的材质也是透明导电材料。倘若像素电极PE1，PE2的材质是反射金属材料，那么导电条状图案B1～B3的材质也是反射金属材料。

承上所述，即使像素电极PE1，PE2与数据线DL1～DL3之间有对位偏移而使像素电极与其两侧的数据线之间的距离不相等，但是因导电条状图案B1～B3与像素电极PE1，PE2是同时定义出，因此像素电极PE1，PE2与位于其两侧的导电条状图案B1～B3之间的距离仍保持一致。因此，在数据线DL1～DL3上方设置导电条状图案B1～B3可以降低像素电极与其两侧的数据线之间的耦合电容的差异值。

更详细来说，以图1为例，像素电极PE1与其两侧的数据线DL1，DL2之间会各自产生耦合电容，像素电极PE1与其两侧的导电条状图案B1、B2之间也会各自产生耦合电容。因此，像素电极PE1左侧的耦合电容(C-L)是由像素电极PE1与数据线DL1之间的耦合电容(Cpd-L)以及像素电极PE1与导电条状图案B1之间的耦合电容(Cpc-L)所贡献。像素电极PE1右侧的耦合电容(C-R)是由像素电极PE1与数据线DL2之间的耦合电容(Cpd-R)以及像素电极PE1与导电条状图案B2之间的耦合电容(Cpc-R)所贡献。当像素电极PE1与其两侧的数据线DL1，DL2之间的第一距离d1大于第二距离d2时，那么像素电极PE1与数据线DL1之间的耦合电容(Cpd-L)小于像素电极PE1与数据线DL2之间的耦合电容(Cpd-R)。但是，因导电条状图案B1、B2与像素电极PE1是同时定义出，因此像素电极PE1与其两侧的导电条状图案B1，B2之间的距离仍是一致，换言之，像素电极PE1与导电条状图案B 1之间的耦合电容(Cpc-L)与像素电极PE1与导电条状图案B2之间的耦合电容(Cpc-R)仍维持相同。如此一来，便可以降低像素电极PE1左侧的耦合电容(C-L)与像素电极PE1右侧的耦合电容(C-R)的差异值。

图3是根据本发明一实施例的像素阵列的上视示意图。图4是图3沿着剖面线B-B’的剖面示意图。请参照图3与图4，图3(图4)的实施例与图1(图2)的实施例相似，因此在此与图1(图2)中相同的元件以相同的符号表示，且不再重复赘述。图3(图4)的实施例与图1(图2)的实施例不同之处在于，此实施例的像素阵列更包括多个遮蔽图案SM1、SM2，遮蔽图案SM1、SM2位于数据线DL1～DL3与像素电极PE1，PE2之间，且所述遮蔽图案SM1、SM2与所述数据线电性绝缘DL1～DL3。

以图3来说，遮蔽图案SM1是设置在数据线DL1与像素电极PE1之间以及数据线DL2与像素电极PE1之间。遮蔽图案SM2是设置在数据线DL2与像素电极PE2之间以及数据线DL3与像素电极PE2之间。根据本实施例，遮蔽图案SM1、SM2是与扫描线SL1、SL2属于同一膜层，且遮蔽图案SM1、SM2与扫描线SL1、SL2的材质相同。遮蔽图案SM1、SM2位于基板100上，且被绝缘层102，104覆盖。然，本发明不限于此。根据其他实施例，遮蔽图案SM1、SM2也可以位于其他膜层。

此外，上述遮蔽图案SM1、SM2是电连接至共用电压(Vcom)。换言之，遮蔽图案SM1、SM2与扫描线SL1、SL2电性绝缘，且与数据线DL1～DL3电性绝缘。

在本实施例中，由于数据线DL1～DL3与像素电极PE1，PE2之间还设计有遮蔽图案SM1、SM2，且遮蔽图案SM1、SM2进一步电连接至共用电压。因此遮蔽电极SM1、SM2可以降低数据线DL1～DL3与像素电极PE1，PE2之间的耦合电容值。

如同背景所述，在数据线DL1～DL3上设置导电条状图案B1～B3可以降低像素电极与其两侧的数据线之间的耦合电容的差异值。而本实施例更进一步在数据线DL1～DL3与像素电极PE1，PE2之间设置遮蔽图案SM1、SM2以降低数据线DL1～DL3与像素电极PE1，PE2之间的耦合电容值。因此，本实施例通过设置导电条状图案B1～B3以及设置遮蔽图案SM1、SM2的方式，可以进一步降低像素电极与其两侧的数据线之间的耦合电容的差异值。

图5是根据本发明一实施例的显示面板的示意图。请参照图5，本实施例的显示面板包括第一基板10、第二基板20以及显示介质30。

第一基板10包括像素阵列12，其中像素阵列12可为如图1或图3所示的像素阵列。

第二基板20位于第一基板10的对向。第二基板20上可包括设置有电极层(未绘示)。电极层为透明导电层，其材质包括金属氧化物，例如是铟锡氧化物或者是铟锌氧化物。电极层是全面地覆盖于第二基板20上。此外，根据本发明的另一实施例，第二基板20上可更包括设置有彩色滤光阵列(未绘示)，其包括红、绿、蓝色滤光图案。另外，第二基板20上更可包括设置遮光图案层(未绘示)，其又可称为黑矩阵，其设置于彩色滤光阵列的图案之间。

显示介质30位于第一基板10与第二基板20之间。显示介质30可包括液晶分子、电泳显示介质、或是其它可适用的介质。

承上所述，本实施例的显示面板的第一基板10的像素阵列可为如图1或图3所示的像素阵列。在图1或图3的像素阵列中，数据线上方设置有导电条状图案，且导电条状图案与数据线电连接。由于导电条状图案与数据线具有相同的电位且导电条状图案与像素电极是同时定义出，因此像素电极两侧的耦合电容的差异值可以降低，进而可减轻显示面板的V形串音效应(V-crosstalk)。

虽然结合以上实施例揭露了本发明，然而其并非用以限定本发明，任何所属技术领域中熟悉此技术者，在不脱离本发明的精神和范围内，可作些许的更动与润饰，故本发明的保护范围应以附上的权利要求所界定的为准。

Claims

1.一种像素结构，包括：

扫描线以及数据线；

有源元件，其与该扫描线以及该数据线电连接；

像素电极，其与该有源元件电连接；以及

导电条状图案，位于该数据线的上方且与该数据线电连接，其中该导电条状图案的线宽大于或是等于该数据线的线宽，且该导电条状图案与像素电极属于同一膜层。

2.如权利要求1所述的像素结构，其中该导电条状图案线宽与该数据线的线宽的比值约为1～1.5。

3.如权利要求1所述的像素结构，其中该导电条状图案的材质与该像素电极的材质相同。

4.如权利要求1所述的像素结构，其中该像素电极与该数据线不重叠。

5.如权利要求1所述的像素结构，还包括一绝缘层，位于该数据线与该导电条状图案之间，且该绝缘层中具有一接触窗，以电连接该数据线与该导电条状图案。

6.如权利要求1所述的像素结构，还包括一遮蔽图案，位于该数据线与该像素电极之间，其中该遮蔽图案与该数据线电性绝缘。

7.如权利要求6所述的像素结构，其中该遮蔽图案电连接至一共用电压(Vcom)。

8.一种像素阵列，包括：

多条数据线以及多条扫描线；

多个有源元件，每一有源元件与其中一条扫描线以及其中一条数据线电连接；

多个像素电极，每一像素电极与对其中一个有源元件电连接；以及

多个导电条状图案，每一导电条状图案位于其中一条数据线的上方且与该数据线电连接，其中所述导电条状图案的线宽大于或是等于所述数据线的线宽，且这些导电条状图案与像素电极属于同一膜层。

9.如权利要求8所述的像素阵列，其中所述导电条状图案线宽与所述数据线的线宽的比例为1～1.5。

10.如权利要求8所述的像素阵列，其中这些导电条状图案的材质与这些像素电极的材质相同。

11.如权利要求8所述的像素阵列，其中每一数据线与位于所述数据线两侧的这些像素电极不重叠。

12.如权利要求11所述的像素阵列，其中每一数据线与位于所述数据线两侧的这些像素电极之间具有一第一距离以及一第二距离，且该第一距离不等于该第二距离。

13.如权利要求8所述的像素阵列，还包括一绝缘层，位于这些数据线与这些导电条状图案之间，且该绝缘层中具有多个接触窗，以电连接这些数据线与这些导电条状图案。

14.如权利要求8所述的像素阵列，还包括多个遮蔽图案，这些遮蔽图案位于这些数据线与这些像素电极之间，且这些遮蔽图案与这些数据线电性绝缘。

15.如权利要求14所述的像素阵列，其中这些遮蔽图案电连接至一共用电压(Vcom)。

16.一种显示面板，包括：

第一基板，其包括如权利要求8所述的像素阵列；

第二基板，位于该第一基板的对向；以及

显示介质，位于该第一基板与该第二基板之间。