CN102110647A - 应力记忆技术的优化刻蚀方法 - Google Patents
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Abstract
本发明公开了一种应力记忆技术的优化刻蚀方法，该方法包括：步骤A，在形成有PMOS元件和NMOS元件的半导体衬底上形成介质膜，所述介质膜包括依次位于半导体衬底上的氧化硅层、氮化硅层；步骤B，采用等离子体干法刻蚀法去除PMOS元件区域的氮化硅层；其中，步骤B具体包括主刻蚀步骤和过刻蚀步骤；所述等离子体干法刻蚀法的偏置电压为0V。通过上述方法，可以去除应力记忆技术的SiN残留物，且刻蚀时间缩短，刻蚀化学物质减少。从而减少工艺时间、并节约成本。
Description
技术领域
本发明涉及半导体制造领域，特别涉及一种应力记忆技术的优化刻蚀方法。
背景技术
随着电子设备的广泛应用，半导体的制造工艺得到了飞速的发展，在半导体的制造流程中，涉及应力记忆技术(SMT)。SMT可用于源极/漏极(S/D)离子注入步骤后，以诱发应力于MOSFET的沟道区域，借此改变先进工艺的元件特性。
图1a至图1d显示了使用SMT作用的半导体元件制造方法的各步骤的剖面示意图。如图1a所示，提供半导体衬底10，其包括氮化硅(SiN)衬底101。半导体衬底10包括PMOS元件区域100P和NMOS元件区域100N。此衬底具有第一导电性的第一掺杂肼及第二导电性的第二掺杂肼。浅沟槽隔离物(STI)102设置于衬底10中，以隔离PMOS元件区域100P及NMOS元件区域100N。栅极介电层11沉积形成于半导体衬底10上，覆盖PMOS元件区域100P和NMOS元件区域100N。栅极电极12沉积于栅极介电层11上，并分别位于PMOS元件区域100P及NMOS元件区域100N上。然后，在栅极电极12的侧壁上形成绝缘间隙壁结构13。接着，以离子注入工艺20在半导体衬底10中形成源极14和漏极15。其中，在PMOS元件区域100P的源极14和漏极15与对应的NMOS元件区域100N的源极14和漏极15掺杂相反极性的离子。
如图1b所示，依序在形成有PMOS元件区域100P及NMOS元件区域100N的半导体衬底10上形成缓冲层16和高应力SiN层17，从而使栅极再结晶，致使元件的电性能改善6-10％。
如图1c所示，掩模层(未示出)设置于NMOS元件区域100N上，因此露出了位于PMOS元件区域100P的高应力SiN层17。然后，通过蚀刻步骤将位于PMOS元件区域100P的高应力SiN层17去除。
通常，高应力SiN层17采用干法刻蚀等离子体刻蚀系统予以去除。现有技术中使用干法刻蚀SiN层的刻蚀化学物质包括一氟甲烷(CH3F)、氧气(O2)和惰性气体，例如稀有气体氦气(He)、氩气(Ar)等。
以如图1b所示的结构中高应力SiN层17厚度为500埃的刻蚀为例，其中，CH3F的流量为200sccm，O2的流量为125sccm，He的流量为200sccm。干法等离子体刻蚀系统中的压力为40mTorr，偏置电压为400V。以相同的条件执行主刻蚀过程和过刻蚀过程，其中主刻蚀过程的刻蚀时间为46.9s，过刻蚀过程的刻蚀时间为60s。
如图1d所示，经过以上干法刻蚀工艺以后，PMOS元件区域100P的高应力SiN层17被去除，露出了PMOS元件区域100P的缓冲层16。但是在缓冲层16的侧壁底部拐角处，会有少量的SiN残留物21。该SiN残留物21会造成PMOS元件的电性能退化，导致元件失效。
由于这种干法刻蚀方法为具有垂直刻蚀剖面的各向异性刻蚀，而缓冲层16的侧壁底部拐角会存在一定的角度，且该拐角位于需刻蚀部分的最底部，因此对该拐角的刻蚀性能会有一定影响。
为了消除SiN残留物21，采用了增加过刻蚀时间的方法，但是经过监测刻蚀过程发现，在过刻蚀步骤中，从25s以后，对SiN的刻蚀即已停止，在缓冲层16的侧壁底部拐角处，仍然存在少量的SiN残留物21，且增加刻蚀时间可能会导致对缓冲层16的腐蚀，从而影响元件性能。
发明内容
有鉴于此，本发明提供一种应力记忆技术的优化刻蚀方法，能够去除应力记忆技术的SiN残留物。
为达到上述目的，本发明的技术方案具体是这样实现的：
一种应力记忆技术的优化刻蚀方法，包括：
步骤A，在形成有PMOS元件和NMOS元件的半导体衬底上形成介质膜，所述介质膜包括依次位于半导体衬底上的氧化硅层、氮化硅层；
步骤B，采用等离子体干法刻蚀法去除PMOS元件区域的氮化硅层；
其中，步骤B具体包括主刻蚀步骤和过刻蚀步骤；
所述等离子体干法刻蚀法的偏置电压为0V。
所述等离子体干法刻蚀法的压力为60至90mTorr。
所述等离子体干法刻蚀法的刻蚀化学物质包括三氟甲烷、二氟甲烷和氧气。
三氟甲烷的流量为70至120sccm，二氟甲烷的流量为60至130sccm，氧气的流量为0至300sccm。
所述主刻蚀过程的刻蚀时间为8至30s。
所述过刻蚀过程的刻蚀时间为3至10s。
可见，本发明所提供的应力记忆技术的优化刻蚀方法包括：步骤A，在形成有PMOS元件和NMOS元件的半导体衬底上形成介质膜，所述介质膜包括依次位于半导体衬底上的氧化硅层、氮化硅层；步骤B，采用等离子体干法刻蚀法去除PMOS元件区域的氮化硅层；其中，步骤B具体包括主刻蚀步骤和过刻蚀步骤；所述等离子体干法刻蚀法的偏置电压为0V。通过上述方法，可以去除应力记忆技术的SiN残留物，且刻蚀时间缩短，刻蚀化学物质减少。从而减少工艺时间、并节约成本。
附图说明
图1a至图1d为使用SMT作用的半导体元件制造方法的各步骤的剖面示意图。
图2为本发明的应力记忆技术的优化刻蚀方法的流程图。
图3a至图3c为本发明的使用SMT作用的半导体元件制造方法的各步骤的剖面示意图。
图4为各向异性刻蚀的刻蚀方向示意图。
具体实施方式
为使本发明的目的、技术方案及优点更加清楚明白，以下参照附图并举实施例，对本发明进一步详细说明。
本发明的核心思想为：通过改变等离子体干法刻蚀法的刻蚀条件，包括气压、偏置电压和刻蚀化学物质，能够完全去除PMOS元件区域的氮化硅层，且不会对下层材料产生刻蚀。且刻蚀时间缩短，刻蚀化学物质减少。从而减少工艺时间、并节约成本。
图2为本发明的应力记忆技术的优化刻蚀方法的流程图。图3a至图3d显示了使用SMT作用的半导体元件制造方法的各步骤的剖面示意图。如图2所示，该刻蚀方法包括：
步骤201，在形成有PMOS元件和NMOS元件的半导体衬底上形成介质膜，该介质膜包括依次位于半导体衬底上的氧化硅层、氮化硅层。
如图3a所示，提供半导体衬底30，其包括氮化硅(SiN)衬底301。半导体衬底30上形成有PMOS元件区域300P和NMOS元件区域300N。此衬底具有第一导电性的第一掺杂肼及第二导电性的第二掺杂肼。浅沟槽隔离物(STI)302设置于衬底30中，以隔离PMOS元件区域300P及NMOS元件区域300N。栅极介电层31沉积形成于半导体衬底30上，覆盖PMOS元件区域300P和NMOS元件区域300N。栅极电极32沉积于栅极介电层31上，并分别位于PMOS元件区域300P及NMOS元件区域300N上。然后，在栅极电极32的侧壁上形成绝缘间隙壁结构33。接着，以离子注入工艺20在半导体衬底30中形成源极34和漏极35。其中，在PMOS元件区域300P的源极34和漏极35与对应的NMOS元件区域300N的源极34和漏极35掺杂相反极性的离子。
如图3b所示，依序在形成有PMOS元件区域300P及NMOS元件区域300N的半导体衬底30上形成缓冲层36和高应力SiN层37，从而使栅极再结晶，致使元件的电性能改善6-10％。
步骤202，采用等离子体干法刻蚀法去除PMOS元件区域的氮化硅层。
其中，步骤202具体包括主刻蚀步骤和过刻蚀步骤。
如图3c所示，掩模层(未示出)设置于NMOS元件区域300N上，因此露出了位于PMOS元件区域300P的高应力SiN层37。然后，通过蚀刻步骤将位于PMOS元件区域300P的高应力SiN层37去除。
与现有的干法刻蚀的刻蚀条件相比，本发明的等离子体干法刻蚀的刻蚀条件分别为：偏置电压降低至0V，气压增大到60至90mTorr，刻蚀化学物质包括三氟甲烷、二氟甲烷和氧气，其中，三氟甲烷的流量为70至120sccm，二氟甲烷的流量为60至130sccm，氧气的流量为0至300sccm。在该刻蚀条件下，主刻蚀过程的刻蚀时间缩短为8至30s，过刻蚀过程的刻蚀时间缩短为3至10s。
等离子体干法刻蚀法的偏置电压是使带能粒子产生定向运动的原因，也是产生各向异性刻蚀的原因。各向异性刻蚀的刻蚀方向如图4所示，其刻蚀只在垂直于刻蚀表面的方向进行，从而产生垂直的刻蚀剖面形状。这种刻蚀方法由于无法接触拐角处的刻蚀表面而无法与该刻蚀表面进行反应，因此，对拐角处的刻蚀能力不高。
本发明的刻蚀方法将偏置电压降低，从而减小了对带能粒子的定向驱动作用，当偏置电压降低为0V时，则对带能粒子的定向驱动作用消失，带能粒子在反应腔中的运动方向可以为杂乱无序的任意方向。其在反应腔内气压的作用下、可以任意方向撞击SiN表面、并与之发生反应，从而刻蚀PMOS元件区域的SiN层。且由于带能粒子的运动方向为非定向运动，因此其可以到达位于缓冲层36侧壁底部的拐角处、并在其表面与SiN发生反应，因此可以完全去除PMOS元件区域的SiN层，而不产生残留物。
进一步地，本发明的刻蚀方法将气压升高为60至90mTorr，优选地，气压增大至75mTorr。增大的气压使得带能粒子的动能增加，运动更剧烈，速度更快。从而可以使刻蚀过程加快，减少刻蚀时间。
另外，由于现有技术的刻蚀化学物质中含有惰性气体，惰性气体的使用能够获得较高的各向异性刻蚀剖面，因此，为了能够刻蚀位于缓冲层36侧壁底部的拐角处的SiN层、而不产生残留物，本发明的刻蚀化学物质中不含有惰性气体。且现有的使用一氟甲烷(CH3F)作为主要刻蚀气体，刻蚀化学物质中氢(H)的含量较高，其各向异性的刻蚀方向性较高，影响刻蚀位于缓冲层36侧壁底部的拐角处的SiN层的能力。
因此，本发明的优化刻蚀方法所使用的刻蚀化学物质中减少了氢(H)元素的含量，其刻蚀化学物质包括三氟甲烷(CHF3)、二氟甲烷(CH2F2)和氧气(O2)。且各气体的流量降低，其中，三氟甲烷的流量为70至120sccm，二氟甲烷的流量为60至130sccm，氧气的流量为0至300sccm。
优选地，三氟甲烷的流量为95sccm，二氟甲烷的流量为85sccm，氧气的流量为150sccm。
通过不使用惰性气体、且减少了刻蚀化学物质中H元素的含量，降低了本发明的刻蚀方法的各向异性的刻蚀方向性，从而使刻蚀化学物质在反应腔内气压的作用下、可以任意方向撞击SiN表面、并与之发生反应，从而刻蚀PMOS元件区域的SiN层。且由于带能粒子的运动方向为非定向运动，因此其可以到达位于缓冲层36侧壁底部的拐角处、并在其表面与SiN发生反应，因此可以完全去除PMOS元件区域的SiN层，而不产生残留物。
影响干法刻蚀的条件主要包括腐蚀气体类型、气压、电极功率和腐蚀时间，由于本发明的优化刻蚀方法改变了腐蚀的电极功率、气压和腐蚀气体类型，因此刻蚀时间也相应地产生了变化。
由于本发明的优化刻蚀方法的气压增大，电极功率降低，且刻蚀化学物质的各向异性性能降低，因此，本发明的优化刻蚀方法的刻蚀时间减少。
以如图1b所示的结构中高应力SiN层17厚度为500埃的刻蚀为例，本发明的等离子体干法刻蚀的刻蚀条件分别为：偏置电压降低至0V，气压增大至75mTorr，刻蚀化学物质包括三氟甲烷、二氟甲烷和氧气，其中，三氟甲烷的流量为95sccm，二氟甲烷的流量为85sccm，氧气的流量为150sccm。在该刻蚀条件下，主刻蚀过程的刻蚀时间缩短为22s，过刻蚀过程的刻蚀时间为10s。
且通过以上刻蚀，PMOS元件区域的SiN层被完全去除，且无残留物剩余。
本发明所提供的与现有技术的主要区别在于：在现有技术中，采用具有良好的各向异性刻蚀剖面的刻蚀物质对使用SMT作用的半导体元件表面的高应力SiN层进行去除，通过延长刻蚀时间并不能实现完全无残留的去除半导体元件表面的高应力SiN层，容易在缓冲层36侧壁底部的拐角处残留未去除的SiN，从而影响半导体元件性能；而在本发明中，通过降低电极电压、增大气压和改变刻蚀化学物质等条件来改变各向异性刻蚀剖面的性能，使得刻蚀化学物质在反应腔内气压的作用下、可以任意方向撞击SiN表面、并与之发生反应，从而刻蚀PMOS元件区域的SiN层。且由于带能粒子的运动方向为非定向运动，因此其可以到达位于缓冲层36侧壁底部的拐角处、并在其表面与SiN发生反应，因此可以完全去除PMOS元件区域的SiN层，而不产生残留物。
本发明的优化刻蚀方法可以去除应力记忆技术的SiN残留物，且刻蚀时间缩短，刻蚀化学物质减少，从而减少工艺时间、并节约成本。
以上所述仅为本发明的较佳实施例而已，并非用于限定本发明的保护范围。凡在本发明的精神和原则之内，所作的任何修改、等同替换以及改进等，均应包含在本发明的保护范围之内。
Claims (6)
1.一种应力记忆技术的优化刻蚀方法，包括：
步骤A，在形成有PMOS元件和NMOS元件的半导体衬底上形成介质膜，所述介质膜包括依次位于半导体衬底上的氧化硅层、氮化硅层；
步骤B，采用等离子体干法刻蚀法去除PMOS元件区域的氮化硅层；
其中，步骤B具体包括主刻蚀步骤和过刻蚀步骤；
其特征在于，所述等离子体干法刻蚀法的偏置电压为0V。
2.如权利要求1所述的应力记忆技术的优化刻蚀方法，其特征在于，所述等离子体干法刻蚀法的压力为60至90mTorr。
3.如权利要求1或2所述的应力记忆技术的优化刻蚀方法，其特征在于，所述等离子体干法刻蚀法的刻蚀化学物质包括三氟甲烷、二氟甲烷和氧气。
4.如权利要求3所述的应力记忆技术的优化刻蚀方法，其特征在于，三氟甲烷的流量为70至120sccm，二氟甲烷的流量为60至130sccm，氧气的流量为0至300sccm。
5.如权利要求4所述的应力记忆技术的优化刻蚀方法，其特征在于，所述主刻蚀过程的刻蚀时间为8至30s。
6.如权利要求5所述的应力记忆技术的优化刻蚀方法，其特征在于，所述过刻蚀过程的刻蚀时间为3至10s。
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Citations (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN1770425A (zh) * | 2004-11-05 | 2006-05-10 | 台湾积体电路制造股份有限公司 | 半导体元件及其制造方法 |
| CN101110360A (zh) * | 2006-07-19 | 2008-01-23 | 应用材料公司 | 蚀刻高k电解质材料的方法 |
| CN101393894A (zh) * | 2007-09-20 | 2009-03-25 | 中芯国际集成电路制造(上海)有限公司 | 半导体器件及其制造方法 |
| WO2009123038A1 (ja) * | 2008-03-31 | 2009-10-08 | 日本ゼオン株式会社 | プラズマエッチング方法 |
-
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Patent Citations (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN1770425A (zh) * | 2004-11-05 | 2006-05-10 | 台湾积体电路制造股份有限公司 | 半导体元件及其制造方法 |
| CN101110360A (zh) * | 2006-07-19 | 2008-01-23 | 应用材料公司 | 蚀刻高k电解质材料的方法 |
| CN101393894A (zh) * | 2007-09-20 | 2009-03-25 | 中芯国际集成电路制造(上海)有限公司 | 半导体器件及其制造方法 |
| WO2009123038A1 (ja) * | 2008-03-31 | 2009-10-08 | 日本ゼオン株式会社 | プラズマエッチング方法 |
Also Published As
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